JPH03110655A - Bus transfer controller - Google Patents
Bus transfer controllerInfo
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- JPH03110655A JPH03110655A JP24836589A JP24836589A JPH03110655A JP H03110655 A JPH03110655 A JP H03110655A JP 24836589 A JP24836589 A JP 24836589A JP 24836589 A JP24836589 A JP 24836589A JP H03110655 A JPH03110655 A JP H03110655A
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- Bus Control (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理システムに利用する。特に、バス転
送制御手段に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention is utilized in an information processing system. In particular, it relates to bus transfer control means.
本発明は、複数の情報処理装置とプロセッサから構成さ
れ、各情報処理装置とプロセッサ間に共通に接続される
バスを制御する手段において、各情報処理装置間で一回
に転送するデータ数を制御することにより、
バスのデータ転送効率を向上することができるようにし
たものである。The present invention is comprised of a plurality of information processing devices and processors, and in means for controlling a bus commonly connected between each information processing device and the processor, the number of data transferred at one time between each information processing device is controlled. By doing so, the data transfer efficiency of the bus can be improved.
従来、この種の情報処理装置間バスを経由するデータ転
送では、所定のデータ数を転送するごとにバスを解放し
ていた。Conventionally, in this type of data transfer via a bus between information processing devices, the bus is released every time a predetermined number of data is transferred.
このような従来例では、決まった期間ごとにバスが解放
されるので、プロセッサからバスをアクセスする場合に
、バスの解放が短い期間になっているとデータの転送能
力が問題になり、一方、バスの解放が長い期間になって
いるとプロセッサからのアクセスが長い期間待たされ、
バスを効率的にかつ有効に使用できない欠点がある。In such a conventional example, the bus is released at fixed intervals, so when the bus is accessed from the processor, if the bus is released for a short period of time, data transfer performance becomes a problem. If the bus is released for a long period of time, access from the processor will have to wait for a long period of time.
There is a drawback that the bus cannot be used efficiently and effectively.
本発明はこのような欠点を除去するもので、バスを効率
的に使用する手段を有するバス転送制御装置を提供する
ことを目的とする。The present invention aims to eliminate such drawbacks and provides a bus transfer control device having means for efficiently using the bus.
本発明は、プロセッサと、複数個の情報処理装置と、こ
のプロセッサとこの複数個の情報処理装置とが接続され
たバスと、上記プロセッサと上記情報処理装置との間で
行われるファームウェア転送または情報処理装置相互間
で行われるハードウェア転送のいずれか一方のデータ転
送がこのバスを経由してひとつの時間帯に実行されるこ
とを許可するバスコントローラとを備えたバス転送制御
装置において、上記情報処理装置相互間で行われる１回
のハードウェア転送に伴うデータ転送数を設定値内に制
限する転送量制限回路を備え、上記プロセッサは、上記
設定値をこのデータ転送制御回路に与える手段を有する
ことを特徴とする。The present invention relates to a processor, a plurality of information processing devices, a bus to which the processor and the plurality of information processing devices are connected, and firmware transfer or information processing performed between the processor and the information processing device. In a bus transfer control device equipped with a bus controller that allows data transfer of either one of hardware transfers performed between processing units to be executed in one time period via this bus, the above information is provided. The processor includes a transfer amount limiting circuit that limits the number of data transfers in one hardware transfer between processing units within a set value, and the processor has means for applying the set value to the data transfer control circuit. It is characterized by
情報処理装置相互間で行われる１回のノ１−ドウエア転
送に伴うデータ転送数をプロセッサがノくスをアクセス
する頻度に応じて変更する。たとえば、はとんど使用す
ることがない場合には解放時間を零として無限転送モー
ドをセットし、頻繁にアクセスする場合には解放時間を
無限として１ワード転送モードにセットする。The number of data transferred in one node-ware transfer between information processing devices is changed according to the frequency with which a processor accesses a node. For example, if the data is rarely used, the release time is set to zero and the infinite transfer mode is set, and if the data is accessed frequently, the release time is set to infinite and the 1-word transfer mode is set.
以下、本発明の一実施例について図面を参照して説明す
る。図はこの実施例の構成を示すブロック図である。An embodiment of the present invention will be described below with reference to the drawings. The figure is a block diagram showing the configuration of this embodiment.
この実施例は、図に示すように、プロセッサ１０と、バ
スコントローラ２０と、情報処理装置３０および４０と
、データ転送制御回路５０と、ノくス００１ とを備え
る。ここで、バス００１はプロセッサ１０、情報処理装
置３０および４０に共通に使用され、プロセッサ１０と
情報処理装置３０および４０との間の転送（ファームウ
ェア転送）ならびに情報処理装置３０と情報処理装置４
０との間の転送（ハードウェア転送）とがバス００１を
経由して行われる。すなわち、その実施例は、プロセッ
サ１０と、情報処理装置３０および４０と、このプロセ
ッサ１０とこの情報処理装置３０および４０とが接続さ
れたバス００１と、プロセッサ１０と情報処理装置３０
および４０との間で行われるファームウェア転送または
情報処理装置相互間で行われるハードウェア転送のいず
れか一方のデータ転送がこのバス００１を経由してひと
つの時間帯に実行されることを許可するバスコントロー
ラ２０とを備え、さらに、本発明の特徴とする手段とし
て、情報処理装置３１よび４０の相互間で行われる１回
のハードウェア転送に伴うデータ転送数を設定値内に制
限する転送量制限回路であるバス転送制御回路５０を備
え、プロセッサ１０は、上記設定値をこのデータ転送制
御回路に与える手段を有する。As shown in the figure, this embodiment includes a processor 10, a bus controller 20, information processing devices 30 and 40, a data transfer control circuit 50, and a node 001. Here, the bus 001 is commonly used by the processor 10 and the information processing devices 30 and 40, and is used for transfer (firmware transfer) between the processor 10 and the information processing devices 30 and 40, and between the information processing device 30 and the information processing device 4.
0 (hardware transfer) is performed via bus 001. That is, in this embodiment, the processor 10, the information processing devices 30 and 40, the bus 001 to which the processor 10 and the information processing devices 30 and 40 are connected, and the processor 10 and the information processing device 30.
A bus that allows either data transfer, such as firmware transfer between and 40 or hardware transfer between information processing devices, to be executed in one time period via this bus 001. The controller 20 further includes a transfer amount limiter that limits the number of data transfers in one hardware transfer between the information processing devices 31 and 40 within a set value, as a feature of the present invention. The processor 10 includes a bus transfer control circuit 50, which is a circuit, and has means for applying the setting value to the data transfer control circuit.
次に、この実施例の動作を説明する。Next, the operation of this embodiment will be explained.
プロセッサ１０は情報処理装置３０または４０に対して
アクセスするときに、バスコントローラ２０に対しバス
リクエスト信号００２を論理「１」にしてバス００１が
使用可能であるか否かを問い合わせる。When the processor 10 accesses the information processing device 30 or 40, it inquires of the bus controller 20 whether or not the bus 001 is usable by setting the bus request signal 002 to logic "1".
バスコントローラ２０がバスアクノリッジ信号００３を
論理「１」にしてプロセッサ１０にバス００１の使用権
を与えると、プロセッサ１０は情報処理装置３０または
４０にアクセスが可能になる。When the bus controller 20 sets the bus acknowledge signal 003 to logic "1" and grants the processor 10 the right to use the bus 001, the processor 10 can access the information processing device 30 or 40.
情報処理装置３０がバス００１のリクエスタであるとき
の情報処理装置３０と情報処理装置４０との間でのデー
タ転送は次のように行われる。情報処理装置３０と情報
処理装置４０とがデータ転送を行う状態になた場合に、
情報処理装置３０はバスリクエスト信号００４を論理「
１」にしてバス００１の使用を問い合わせる。バスリク
エスト信号００４はデータ転送制御回路５０をそのまま
通過し、バスリクエスト信号００６としてバスコントロ
ーラ２０に入力される。Data transfer between the information processing device 30 and the information processing device 40 when the information processing device 30 is the requester of the bus 001 is performed as follows. When the information processing device 30 and the information processing device 40 are in a state to transfer data,
The information processing device 30 converts the bus request signal 004 into a logical “
1" to inquire about the use of bus 001. The bus request signal 004 passes through the data transfer control circuit 50 as it is and is input to the bus controller 20 as a bus request signal 006.
バスコントローラ２０はバス００１の使用可否を判断し
、使用できる場合にはパスアクノリッジ信号００７を論
理「１」にする。バスアクノリッジ信号００７はデータ
転送制御回路５０に人力される。バスアクノリッジ信号
００７がバスアクノリッジ信号００５になり、情報処理
装置３０にバス００１の使用権を与える。情報処理装置
３０はバス００１のリクエスタになり、制御信号００８
に応じてバス００１のデータ転送の向きおよび読取り、
書込みの指示を送出し、情報処理装置３０と情報処理装
置４０との間でデータ転送を行う。データ転送はバスリ
クエスト信号００４が論理「１」でバスアクノリッジ信
号００５が論理「１」の間に行われるが、その転送方法
はデータ転送制御回路５０内に設定されているモードに
より定まり、またそのモードはプロセッサ１０からの指
示により制御信号００８を用いて設定される。たとえば
、モードが４ワードモードになっていて情報処理装置３
０から情報処理装置４０に対しデータ転送を行う場合は
、４ワードデータを転送後にデータ転送制御回路５０は
出力信号のバスアクノリッジ信号００５をいったん論理
「Ｏ」にする。バスアクノリッジ信号００５が論理ｒＯ
」になると、情報処理装置３０はバスリクエスト００４
をいったん論理「０」とし、その後に転送が続ける場合
はバスリクエスト信号００４を論理「１」とする。The bus controller 20 determines whether the bus 001 can be used, and if the bus 001 can be used, sets the pass acknowledge signal 007 to logic "1". The bus acknowledge signal 007 is input manually to the data transfer control circuit 50. The bus acknowledge signal 007 becomes the bus acknowledge signal 005, giving the information processing device 30 the right to use the bus 001. The information processing device 30 becomes a requester of the bus 001 and receives the control signal 008.
The direction of data transfer and reading of bus 001 according to
A write instruction is sent, and data is transferred between the information processing device 30 and the information processing device 40. Data transfer is performed while the bus request signal 004 is logic "1" and the bus acknowledge signal 005 is logic "1", but the transfer method is determined by the mode set in the data transfer control circuit 50. The mode is set using control signal 008 according to instructions from processor 10. For example, if the mode is 4 word mode and information processing device 3
When data is transferred from 0 to the information processing device 40, after transferring 4 words of data, the data transfer control circuit 50 once sets the output signal bus acknowledge signal 005 to logic "O". Bus acknowledge signal 005 is logic rO
”, the information processing device 30 issues bus request 004.
is set to logic "0" once, and if the transfer continues thereafter, the bus request signal 004 is set to logic "1".
プロセッサ１０は情報処理装置３０アよび情報処理装置
４０間でデータ転送中にバスＯＯ１を頻繁にアクセスす
る場合にはモードを１ワード転送モードとし、一方、バ
ス００１をほとんど使用することがない場合には無限転
送モードをセットする。これにより、プロセッサ１０か
らのバス００１に対するアクセスを効率的かつ有効にす
る。The processor 10 sets the mode to the 1-word transfer mode when the bus OO1 is accessed frequently during data transfer between the information processing device 30a and the information processing device 40, and on the other hand, when the bus 001 is rarely used. sets infinite transfer mode. This makes access to bus 001 from processor 10 efficient and effective.
本発明は、以上説明したように、各情報処理装置間で一
回に転送できるデータ数を制御してバス解放時間の長短
を調整するので、共通バスを効率的にかつ有効に使用で
きる効果がある。As explained above, the present invention controls the number of data that can be transferred at one time between each information processing device and adjusts the length of the bus release time, so that the common bus can be used efficiently and effectively. be.
図は本発明実施例の構成を示すブロック構成図。
１０・・・プロセッサ、２０・・・バスコントローラ、
３０゜４０・・・情報処理装置、５０・・・データ転送
制御回路、００１・・・ノイス
実施例の構成図The figure is a block configuration diagram showing the configuration of an embodiment of the present invention. 10... Processor, 20... Bus controller,
30° 40... Information processing device, 50... Data transfer control circuit, 001... Configuration diagram of Nois embodiment
Claims (1)
セッサとこの複数個の情報処理装置とが接続されたバス
と、上記プロセッサと上記情報処理装置との間で行われ
るファームウェア転送または情報処理装置相互間で行わ
れるハードウェア転送のいずれか一方のデータ転送がこ
のバスを経由してひとつの時間帯に実行されることを許
可するバスコントローラとを備えたバス転送制御装置に
おいて、 上記情報処理装置相互間で行われる１回のハードウェア
転送に伴うデータ転送数を設定値内に制限する転送量制
限回路 を備え、 上記プロセッサは、上記設定値をこのデータ転送制御回
路に与える手段を有する ことを特徴とするバス転送制御装置。[Claims] 1. Processing performed between a processor, a plurality of information processing devices, a bus to which the processor and the plurality of information processing devices are connected, and the processor and the information processing device. A bus transfer control device that includes a bus controller that allows data transfer of either firmware transfer or hardware transfer between information processing devices to be executed in one time period via this bus. The processor includes a transfer amount limiting circuit that limits the number of data transfers in one hardware transfer between the information processing devices within a set value, and the processor applies the set value to the data transfer control circuit. 1. A bus transfer control device, comprising means for providing.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24836589A JPH03110655A (en) | 1989-09-25 | 1989-09-25 | Bus transfer controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24836589A JPH03110655A (en) | 1989-09-25 | 1989-09-25 | Bus transfer controller |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03110655A true JPH03110655A (en) | 1991-05-10 |
Family
ID=17177016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24836589A Pending JPH03110655A (en) | 1989-09-25 | 1989-09-25 | Bus transfer controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03110655A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6671752B1 (en) | 2000-08-28 | 2003-12-30 | International Business Machines Corporation | Method and apparatus for bus optimization in a PLB system |
-
1989
- 1989-09-25 JP JP24836589A patent/JPH03110655A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6671752B1 (en) | 2000-08-28 | 2003-12-30 | International Business Machines Corporation | Method and apparatus for bus optimization in a PLB system |
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