JP3206910B2 - DMA transfer method - Google Patents
DMA transfer methodInfo
- Publication number
- JP3206910B2 JP3206910B2 JP09209090A JP9209090A JP3206910B2 JP 3206910 B2 JP3206910 B2 JP 3206910B2 JP 09209090 A JP09209090 A JP 09209090A JP 9209090 A JP9209090 A JP 9209090A JP 3206910 B2 JP3206910 B2 JP 3206910B2
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- bus
- dma transfer
- dma
- port
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Bus Control (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、コンピュータのようなCPUを設けた情報処
理装置等において、CPUを介さないで直接、入出力ポー
ト（以下、I/Oポートという）からメモリにアクセスす
るためのDMA転送方法に関する。DETAILED DESCRIPTION OF THE INVENTION (Industrial application field) The present invention relates to an information processing device or the like provided with a CPU, such as a computer, which directly receives an input / output port (hereinafter, referred to as an I / O port) without using a CPU. ) Related to a DMA transfer method for accessing a memory.
（従来の技術） 一般に、メモリを使用する情報処理装置において、I/
Oポートからメモリに直接アクセスするDMA（Direct Mem
ory Access）転送は、情報の高速処理に好適である。(Prior Art) Generally, in an information processing device using a memory, an I / O
DMA (Direct Mem
ory Access) transfer is suitable for high-speed processing of information.
第２図はそのような、従来のDMA転送システムの一構
成例を示し、１はCPU、２はDMA、３はI/Oポート、４はR
eady信号、５はBusRQ信号、６はBusACK信号、７はCPUバ
ス、８はメモリである。このDMA転送システムは、CPU1
とDMA2とは１つのCPUバス７を共用しており、したがっ
て、I/Oポート３のDMA転送中はCPU1の動作を停止させて
おく必要がある。FIG. 2 shows an example of such a conventional DMA transfer system, wherein 1 is a CPU, 2 is a DMA, 3 is an I / O port, and 4 is an R / R port.
An eady signal, 5 is a BusRQ signal, 6 is a BusACK signal, 7 is a CPU bus, and 8 is a memory. This DMA transfer system
And DMA2 share one CPU bus 7, so that the operation of CPU1 needs to be stopped during the DMA transfer of I / O port 3.
第３図は他の従来のDMA転送システムの構成図であ
る。同図において、９はデュアルポートRAM、10はメイ
ンCPU、11はサブCPU、12はメインCPUバス、そして13は
サブCPUバスで、その他の第２図と同じ、または同一機
能部は同じ符号で示している。FIG. 3 is a configuration diagram of another conventional DMA transfer system. In the figure, 9 is a dual port RAM, 10 is a main CPU, 11 is a sub CPU, 12 is a main CPU bus, and 13 is a sub CPU bus, and the same reference numerals as those in FIG. Is shown.
この構成では、バスがメインCPUバス12と、サブCPUバ
ス13とに分れており、DMA転送はサブCPU11の側で行なう
ことができる。したがってメインCPU10はそのままデー
タ処理を継続することができる。In this configuration, the bus is divided into the main CPU bus 12 and the sub CPU bus 13, and the DMA transfer can be performed on the sub CPU 11 side. Therefore, the main CPU 10 can continue the data processing as it is.
すなわち、従来のDMA転送システムでも第２図のよう
に、DMA転送中はCPU1の動作をとめる構成か、または第
３図のような分離構成として、サブCPU11側でDMA転送を
行なわせて、メインCPU10の動作は停止せずにDMA転送が
可能である。That is, in the conventional DMA transfer system, as shown in FIG. 2, the operation of the CPU 1 is stopped during the DMA transfer, or as a separated configuration as shown in FIG. DMA transfer is possible without stopping the operation of the CPU 10.
（発明が解決しようとする課題） しかしながら、上記従来の構成では第２図のように、
CPUを１個とするとDMA転送中は、その動作を停止させる
か、あるいは動作を停止せず継続するには第３図のよう
に、２個のCPUを設けた構成にしなければならず、CPU増
設によるコスト増を招く問題点があった。(Problems to be Solved by the Invention) However, in the above conventional configuration, as shown in FIG.
If one CPU is used, the operation must be stopped during DMA transfer, or two CPUs must be provided as shown in Fig. 3 to continue operation without stopping the operation. There is a problem that the cost is increased by the expansion.
本発明は、上記の問題点に鑑みDMA転送中のCPU動作の
中断、またはCPUの増設によるコスト増を防止したDMA転
送方法の提供を目的とする。The present invention has been made in view of the above circumstances, and has as its object to provide a DMA transfer method that prevents interruption of CPU operation during DMA transfer or increase in cost due to additional CPUs.
（課題を解決するための手段） 本発明は上記の目的を、CPUを使用する情報処理装置
等において、バスを介してCPUとDMAとの間を、１つのデ
ュアルポートRAM、およびバスを分離するスイッチとに
よって接続し、上記スイッチを上記DMAによって制御す
ることにより、DMAバスに接続されデータの入出力を行
うI/Oポートと上記RAMとの間のデータのDMA転送を、上
記CPUの動作を中断することなく可能とした構成によっ
て達成する。(Means for Solving the Problems) The present invention has been made to solve the above problem by separating one dual-port RAM and a bus between a CPU and a DMA via a bus in an information processing device or the like using the CPU. The CPU is connected to a switch, and the switch is controlled by the DMA, so that the DMA transfer of data between the I / O port connected to the DMA bus and input / output of data and the RAM can be performed by the CPU. Achieved by a configuration made possible without interruption.
（作 用） 本発明によれば、CPUとDMA間をバスを介して、バス分
離回路とデュアルポートRAMとによって接続した構成と
したために、DMA転送中のCPUの動作を中断させることな
く、あるいはCPUを増設することなく、DMA転送中でもCP
Uの動作を続行することが可能となり、部品コストの低
域、回路の小形化、ソフト開発費の削減、高速DMA転
送、高速CPU処理等が可能になる効果を享受できる。(Operation) According to the present invention, the CPU and the DMA are connected via the bus by the bus separation circuit and the dual port RAM, so that the operation of the CPU during the DMA transfer is not interrupted, or Without adding CPU, CP during DMA transfer
The operation of U can be continued, and the effects of lowering component costs, downsizing the circuit, reducing software development costs, high-speed DMA transfer, high-speed CPU processing, and the like can be obtained.
（実施例） 以下、本発明を図面を用いて詳細に説明する。Hereinafter, the present invention will be described in detail with reference to the drawings.
第１図は本発明の一実施例の構成図で、14はバスを分
離するスイッチからなるバス分離回路、15はDMAバスで
あり、その他の符号は前図までの説明を援用する。FIG. 1 is a block diagram of an embodiment of the present invention, in which reference numeral 14 denotes a bus separation circuit comprising switches for separating buses, reference numeral 15 denotes a DMA bus, and the description of the other symbols is the same as that described in the preceding figures.
以下、第１図におけるDMA転送動作を、I/Oポートから
デュアルポートRAM9に転送する場合を（ａ）、デュアル
ポートRAM9からI/Oポート３に転送する場合を（ｂ）と
して次に説明する。Hereinafter, the DMA transfer operation in FIG. 1 will be described as (a) when transferring from the I / O port to the dual port RAM 9 and (b) when transferring from the dual port RAM 9 to the I / O port 3. .
（ａ）の場合 まず、DMA転送が行なわれていない時は、バス分離回
路14はオン状態にされており、CPU1はDMA2に対してオン
になっているバス分離回路14を介してデータの設定をす
る。In the case of (a) First, when the DMA transfer is not performed, the bus separation circuit 14 is turned on, and the CPU 1 sets the data via the bus separation circuit 14 which is turned on for the DMA 2. do.
CPU1からI/Oポート３に対しても、上記オン状態のバ
ス分離回路14を通してデータ設定を行う。I/Oポート３
からDMA転送の準備を知らせるReady信号４をオンにして
DMA2に対してDMA転送を起動させる。DMA2はバスの構成
を要求するBusRQ信号５をオンにしてバス分離回路14を
オフ状態にさせる。バス分離回路14はDMA2に対してバス
確認のBusACK信号６をオンにし、それによりDMA2はI/O
ポート３とデュアルポートRAM9との間でDMA転送を行な
い、そのDMA2からDMA転送が行なわれている間、CPU1の
動作を停止することなく、バス分離回路14により他のデ
ータ処理ができる。DMA転送が終了すると、BusRQ信号５
はオフ状態になり、バス分離回路14はオン、BusACK信号
６もオフとなり、CPU1はデュアルポートRAM9からDMA転
送されたデータを読み出すことができる。The data is also set from the CPU 1 to the I / O port 3 through the on-state bus separation circuit 14. I / O port 3
Turn on the Ready signal 4 to inform the DMA transfer preparation from
Activate DMA transfer for DMA2. The DMA2 turns on the BusRQ signal 5 requesting the bus configuration and turns off the bus separation circuit. The bus separation circuit 14 turns on the bus acknowledge BusACK signal 6 for the DMA2, so that the DMA2
DMA transfer is performed between the port 3 and the dual-port RAM 9, and while the DMA transfer is being performed from the DMA 2, other data processing can be performed by the bus separation circuit 14 without stopping the operation of the CPU 1. When the DMA transfer ends, the BusRQ signal 5
Is turned off, the bus separation circuit 14 is turned on, the BusACK signal 6 is also turned off, and the CPU 1 can read the DMA-transferred data from the dual port RAM 9.
（ｂ）の場合 デュアルポートRAM9からI/Oポート３にDMA転送する場
合は、CPU1はCPUバス７を経てデュアルポートRAM9に、I
/Oポート３に転送するデータをセットする。DMA転送が
行なわれていない時、バス分離回路14はオンになってい
る。CPU1はDMA2に対してオンになっているバス分離回路
14を通して設定を行なう。CPU1からI/Oポート３に対し
てもオンになっているバス分離回路14を通して設定を行
う。I/Oポート３の準備が整ったとき、I/Oポート３はRe
ady信号４をオンにしてDMA2に対してDMA転送の起動を行
なわせる。DMA2はBusRQ信号５をオンにしてバス分離回
路14をオフにさせる。バス分離回路14はDMA2に対してBu
sACK信号６をオンにし、DMA2はI/Oポート３とデュアル
ポートRMA9との間でDMA転送を行なうことができ、その
間、CPU1はバス分離回路14により動作を止めることなく
他の処理を行なうことができる。In the case of (b), when performing a DMA transfer from the dual port RAM 9 to the I / O port 3, the CPU 1 transfers the I / O port 3 to the dual port RAM 9 via the CPU bus 7.
Set the data to be transferred to / O port 3. When no DMA transfer is being performed, the bus separation circuit 14 is on. CPU1 is a bus separation circuit that is turned on for DMA2
Make settings through 14. The setting is performed from the CPU 1 to the I / O port 3 through the bus separation circuit 14 which is also turned on. When I / O port 3 is ready, I / O port 3
The ady signal 4 is turned on to cause DMA2 to start DMA transfer. DMA2 turns on the BusRQ signal 5 and turns off the bus separation circuit 14. The bus separation circuit 14 provides a bus for DMA2.
The sACK signal 6 is turned on, and DMA2 can perform DMA transfer between the I / O port 3 and the dual port RMA9, while the CPU 1 performs other processing without stopping operation by the bus separation circuit 14. Can be.
以上、説明したように本発明はバス分離回路14がCPU
バス７とDMAバス15を分離するから、CPU1とDMA2は独立
した並列動作をさせることが可能であり、この実施例で
はCPU1が１個で済むから回路は簡単にできソフト開発費
も軽減可能である。As described above, according to the present invention, the bus separation circuit 14
Since the bus 7 and the DMA bus 15 are separated, the CPU 1 and the DMA 2 can operate independently and in parallel. In this embodiment, since only one CPU 1 is required, the circuit can be simplified and the software development cost can be reduced. is there.
（発明の効果） 以上説明して明らかなように本発明は、（１）CPUとD
MAそれぞれのデータバスが分離されているから、DMA転
送とCPUの動作が独立となり、そのため並列処理が可能
である。（２）CPUは１個の構成で済むから、２個のCPU
により構成するのに比べ、部品点数が削減でき同時にソ
フト開発費も軽減できる等の効果がある。(Effect of the Invention) As described above, the present invention provides (1) CPU and D
Since the data bus of each MA is separated, the DMA transfer and the operation of the CPU become independent, so that parallel processing is possible. (2) Since only one CPU is required, two CPUs
As compared with the configuration, the number of parts can be reduced, and at the same time, the software development cost can be reduced.
第１図は本発明の一実施例のシステム構成図、第２図，
第３図はそれぞれ、従来のコンピュータ装置のシステム
構成図である。 １……CPU、２……DMA、３……I/Oポート、４……Ready
信号、５……BusRQ信号、６……BusACK信号、７……CPU
バス、８……メモリ、９……デュアルポートRAM、10…
…メインCPU、11……サブCPU、12……メインCPUバス、1
3……サブCPUバス、14……バス分離回路、15……DMAバ
ス。FIG. 1 is a system configuration diagram of one embodiment of the present invention, FIG.
FIG. 3 is a system configuration diagram of a conventional computer device. 1 ... CPU, 2 ... DMA, 3 ... I / O port, 4 ... Ready
Signal, 5: BusRQ signal, 6: BusACK signal, 7: CPU
Bus, 8 Memory, 9 Dual port RAM, 10
... Main CPU, 11 ... Sub CPU, 12 ... Main CPU bus, 1
3 ... Sub CPU bus, 14 ... Bus separation circuit, 15 ... DMA bus.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−319850（ＪＰ，Ａ) 特開 平１−108665（ＪＰ，Ａ) 特開 昭63−167948（ＪＰ，Ａ) 実開 昭61−8353（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 13/28 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-1-319850 (JP, A) JP-A-1-108665 (JP, A) JP-A-63-167948 (JP, A) 8353 (JP, U) (58) Fields investigated (Int. Cl. 7 , DB name) G06F 13/28
Claims (1)
バスを介してCPUとDMAとの間を、１つのデュアルポート
RAM、およびバスを分離するスイッチとによって接続
し、上記スイッチを上記DMAによって制御することによ
り、DMAバスに接続されデータの入出力を行うI/Oポート
と上記RAMとの間のデータのDMA転送を、上記CPUの動作
を中断することなく可能としたことを特徴とするDMA転
送方法。1. An information processing apparatus using a CPU,
One dual port between CPU and DMA via bus
DMA transfer of data between the I / O port connected to the DMA bus for input / output of data and the RAM by connecting the RAM and a switch separating the bus and controlling the switch by the DMA The DMA transfer method without interrupting the operation of the CPU.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09209090A JP3206910B2 (en) | 1990-04-09 | 1990-04-09 | DMA transfer method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09209090A JP3206910B2 (en) | 1990-04-09 | 1990-04-09 | DMA transfer method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03290750A JPH03290750A (en) | 1991-12-20 |
| JP3206910B2 true JP3206910B2 (en) | 2001-09-10 |
Family
ID=14044745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09209090A Expired - Fee Related JP3206910B2 (en) | 1990-04-09 | 1990-04-09 | DMA transfer method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3206910B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008009817A (en) * | 2006-06-30 | 2008-01-17 | Fujitsu Ltd | Semiconductor device and data transfer method |
-
1990
- 1990-04-09 JP JP09209090A patent/JP3206910B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03290750A (en) | 1991-12-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3206910B2 (en) | DMA transfer method | |
| JPS6269348A (en) | Data transfer device | |
| JP2000155738A (en) | Data processor | |
| JP3270040B2 (en) | Bus control method | |
| JP2003186666A (en) | Microcomputer and dma control circuit | |
| JP2671743B2 (en) | Microcomputer | |
| JP3043361B2 (en) | Distributed processor control method | |
| JPS62127962A (en) | Microcomputer | |
| JP2793305B2 (en) | Output control method of image data output device | |
| JPS61133465A (en) | Switching method of cpu | |
| JPS59201153A (en) | Host connection system for stand-alone type picture processing system | |
| JPS62145345A (en) | Control system for direct memory access interval | |
| JPS616755A (en) | Data transfer system | |
| JPS61251943A (en) | Data processor | |
| JPS63104155A (en) | Electronic computer | |
| JPH01142962A (en) | Data transfer control system | |
| JPS63279359A (en) | Data transfer device for multi-cpu | |
| JPH06175970A (en) | Data communication control circuit | |
| JPH0247751A (en) | Channel control system | |
| JPS5812615B2 (en) | Microprocessor controlled workstation adapter | |
| JPH0512181A (en) | Electronic computer | |
| JPH02120961A (en) | Inter-memory data transfer system | |
| JPS5837577B2 (en) | common bass | |
| JPS63132368A (en) | Interrupting system for multiprocessor | |
| JPS6168665A (en) | Input/output controlling device of computer |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |