JP2599184B2 - DMAC read transfer controller - Google Patents

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術（第４図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用 実施例 （ａ） 一実施例の構成の説明（第２図） （ｂ） 一実施例の動作の説明（第３図） （ｃ） 他の実施例の説明 発明の効果 〔概要〕 メモリ部とI/O部のデータ転送を制御するDMACにおけ
るリード転送時のデータ転送制御装置に関し、 I/O部の待ち時間を短縮し、データ転送性能を向上す
ることを目的とし、 アドレス更新と、バイトカウント更新を行う動作制御
部を有し、I/O部とメモリ部にバスを介し接続され、該I
/O部の転送要求に対し、設定されたアドレスから設定さ
れたバイト数分該メモリ部をアクセスし、該I/O部にデ
ータを転送するDMACにおいて、該メモリ部からのリード
データを格納するバッファと、リード転送モード時、予
め該メモリ部からデータをリードすることを指示する先
行リード指示部とを設け、該I/O部の転送要求前に、該
先行リード指示部の指示により該メモリ部から該バッフ
ァに予めデータをリードしておき、該I/O部からの転送
要求に対し、該バッファのデータを該I/O部に転送す
る。Detailed Description of the Invention [Table of Contents] Overview Industrial application field Conventional technology (Fig. 4) Problems to be solved by the invention Means for solving the problem (Fig. 1) Action Embodiment (a) One Description of the configuration of the embodiment (FIG. 2) (b) Description of the operation of one embodiment (FIG. 3) (c) Description of another embodiment Effect of the Invention [Overview] Data of Memory Unit and I / O Unit Operation control unit that performs address update and byte count update for the data transfer control device at the time of read transfer in the DMAC that controls transfer, with the aim of shortening the waiting time of the I / O unit and improving the data transfer performance And connected to the I / O unit and the memory unit via a bus,
In response to a transfer request from the / O section, the memory section accesses the set number of bytes from the set address and transfers data to the I / O section, and stores read data from the memory section in the DMAC. A buffer and, in a read transfer mode, a preceding read instructing unit for instructing to read data from the memory unit in advance, and before the I / O unit transfer request, the memory unit according to the instruction of the preceding read instructing unit. The data is read in advance from the unit into the buffer, and the data in the buffer is transferred to the I / O unit in response to a transfer request from the I / O unit.

〔産業上の利用分野〕[Industrial applications]

本発明は、メモリ部とI/O部のデータ転送を制御するD
MACにおけるリード転送時のデータ転送制御装置に関す
る。The present invention provides a D which controls data transfer between a memory unit and an I / O unit.
The present invention relates to a data transfer control device at the time of read transfer in a MAC.

計算機システムにおいて、I/O（入出力）部とメモリ
部とのデータ転送の方法として、プロセッサを介在せ
ず、データ転送専用のDMAC（ダイレクト メモリ アク
セス コントローラ）を用いる方法がある。In a computer system, as a method of transferring data between an I / O (input / output) unit and a memory unit, there is a method using a DMAC (direct memory access controller) dedicated to data transfer without using a processor.

係るDMACによるデータ転送においては、I/O部の高速
化に伴い、メモリ部とI/O部とのデータ転送の高速化が
要求されている。In the data transfer by the DMAC, the speeding up of the data transfer between the memory unit and the I / O unit is required with the speeding up of the I / O unit.

このため、モメリバスの高速化が図られているが、メ
モリ素子のアクセスサイクルによって性能が決定されて
しまうので、より高速化を図るため、DMACのデータ転送
制御方式の工夫が望まれている。For this reason, the speed of the memory bus has been increased, but the performance is determined by the access cycle of the memory element. Therefore, in order to further increase the speed, a device of a data transfer control method of the DMAC is desired.

〔従来の技術〕[Conventional technology]

第４図は従来技術の説明図である。 FIG. 4 is an explanatory diagram of the prior art.

第４図（Ａ）において、バス５によりプロセッサ１
と、DMAC2と、メモリ部３と、I/O部４とが接続されてい
る。In FIG. 4A, the processor 1 is
, The DMAC 2, the memory unit 3, and the I / O unit 4 are connected.

従来のDMAC2のデータ転送制御では、第４図（Ｂ）に
示すように、リード転送モードでは、プロセッサ１から
先頭アドレス、転送バイト数のセット後、DMACスタート
指示を受けてから、I/O部４からのデータ転送要求を受
け、バス５のアクセス権を獲得し、メモリ部３をリード
アクセスし、リードデータをI/O部４に転送するという
シークエンスをとっていた。In the conventional DMAC2 data transfer control, as shown in FIG. 4B, in the read transfer mode, after setting the start address and the number of transfer bytes from the processor 1, after receiving a DMAC start instruction, the I / O unit 4 receives a data transfer request, acquires an access right to the bus 5, makes a read access to the memory unit 3, and transfers read data to the I / O unit 4.

又、ライト転送モードでは、I/O部４からデータ転送
要求を受け、応答してから、メモリ部２へライトアクセ
スを行っていた。In the write transfer mode, a data transfer request is received from the I / O unit 4 and, after responding, a write access to the memory unit 2 is performed.

〔発明が解決しようとする課題〕[Problems to be solved by the invention]

ところで、バス５は、DMAC2のみならず、他の制御部
等と共用されて使用されるため、バス５のアクセス権を
得てから、メモリアクセスを行うため、時間がかかる場
合がある。By the way, since the bus 5 is used not only by the DMAC 2 but also by other control units and the like, it may take time to perform memory access after obtaining the access right of the bus 5.

このため、従来技術では、リード転送モードにおい
て、第４図（Ｂ）に示すように、I/O部４の転送要求
後、DMAC2がバスのアクセス権を得て、メモリアクセス
してリードデータを得るため、I/O部４は転送要求から
時間Ｔだけ待たされてしまう。For this reason, in the prior art, in the read transfer mode, as shown in FIG. 4B, after the transfer request of the I / O unit 4, the DMAC 2 obtains the bus access right, accesses the memory, and reads the read data. Therefore, the I / O unit 4 waits for a time T from the transfer request.

この待ち時間は、ライト転送モードでは、I/O部４を
突き離した後にメモリアクセスを行うため問題となら
ず、リード転送モードでは、I/O部４とメモリ部３のデ
ータ転送性能を大きく低下させる原因となるという問題
があった。This waiting time does not pose a problem in the write transfer mode because the memory access is performed after the I / O unit 4 is pushed and separated, and the data transfer performance of the I / O unit 4 and the memory unit 3 is greatly increased in the read transfer mode. There is a problem that it causes a decrease.

従って、本発明は、I/O部の待ち時間を短縮し、デー
タ転送性能を向上せしめることのできるDMACのリード転
送制御装置を提供することを目的とする。Accordingly, an object of the present invention is to provide a DMAC read transfer control device that can reduce the waiting time of the I / O section and improve the data transfer performance.

〔課題を解決するための手段〕[Means for solving the problem]

第１図は本発明の原理図である。 FIG. 1 is a diagram illustrating the principle of the present invention.

本発明は第１図に示すようにアドレス更新と、バイト
カウント更新を行う動作制御部20を有し、I/O部４とメ
モリ部３にバス５を介し接続され、該I/O部４の転送要
求に対し、設定されたアドレスから設定されたバイト数
分該メモリ部３をアクセスし、該I/O部４にデータを転
送するDMACにおいて、該メモリ部３からのリードデータ
を格納するバッファ22と、リード転送モード時、予め該
メモリ部３からデータをリードすることを指示する先行
リード指示部21とを設け、該I/O部４の転送要求前に、
該先行リード指示部21の指示により該メモリ部３から該
バッファ22に予めデータをリードしておき、該I/O部４
からの転送要求に対し、該バッファ22のデータを該I/O
部４に転送するものである。As shown in FIG. 1, the present invention has an operation control unit 20 for updating an address and updating a byte count. The operation control unit 20 is connected to the I / O unit 4 and the memory unit 3 via the bus 5, and the I / O unit 4 In response to the transfer request, the DMAC that accesses the memory unit 3 by the set number of bytes from the set address and transfers the data to the I / O unit 4 stores the read data from the memory unit 3. In the read transfer mode, a buffer 22 and a preceding read instructing unit 21 for instructing to read data from the memory unit 3 are provided in advance.
Data is read from the memory unit 3 to the buffer 22 in advance by the instruction of the preceding read instruction unit 21 and the I / O unit 4
The data in the buffer 22 is transferred to the I / O
This is transferred to the unit 4.

〔作用〕[Action]

本発明では、予めメモリアクセスをして、リードデー
タをバッファ22へ保持しておき、I/O部４の転送要求に
応じてバッファ22からリードデータをI/O部４へ転送す
るものである。According to the present invention, the memory is accessed in advance, the read data is held in the buffer 22, and the read data is transferred from the buffer 22 to the I / O unit 4 in response to the transfer request of the I / O unit 4. .

このため、I/O部４からのデータ転送要求時に、直ち
にその要求に応答して、データをI/O部４へ転送でき
る。Therefore, when a data transfer request is made from the I / O unit 4, data can be transferred to the I / O unit 4 immediately in response to the request.

従って、バスのアクセス権獲得及びメモリアクセス
は、データ転送要求前に済ましておくので、I/O部４は
アクセス権獲得の時間を待つことなく直ちにデータがえ
られる。Therefore, since the bus access right acquisition and memory access are completed before the data transfer request, the I / O unit 4 can obtain data immediately without waiting for the access right acquisition time.

このことは、DMAC2がI/O部４のデータ転送要求に従属
してメモリアクセスするのではなく、独立にメモリアク
セスし、データ転送要求はDMAC2内のバッファ22上のデ
ータ要求として動作する。This means that the DMAC 2 does not access the memory in accordance with the data transfer request of the I / O unit 4 but independently accesses the memory, and the data transfer request operates as a data request on the buffer 22 in the DMAC 2.

このDMAC2のメモリアクセスは、転送要求前のスター
ト開始時及びI/O部４データ処理時間に行うことができ
るので、I/O部４を全く待たせることがない。This DMAC2 memory access can be performed at the start of the start before the transfer request and during the data processing time of the I / O unit 4, so that the I / O unit 4 does not have to wait at all.

〔実施例〕〔Example〕

（ａ） 一実施例の構成の説明 第２図は本発明の一実施例のブロック図である。 (A) Description of Configuration of One Embodiment FIG. 2 is a block diagram of one embodiment of the present invention.

図中、第１図及び第４図で示したものと同一のもの
は、同一の記号で示してある。In the figure, the same components as those shown in FIGS. 1 and 4 are denoted by the same symbols.

バス５は、システムバス5aと、メモリバス5bと、DMA
バス5cとに分割され、システムバス5aは、プロセッサ１
と、I/O部４と、DMAC2と、ディスクコントローラ等の制
御部６とを接続し、メモリバス5bは、DMAC2と、メモリ
部３と、制御部６とを接続し、DMAバス5cは、DMAC2とI/
O部４とを接続する。The bus 5 includes a system bus 5a, a memory bus 5b, a DMA
And a system bus 5a.
, The I / O unit 4, the DMAC2, and the control unit 6 such as a disk controller, the memory bus 5b connects the DMAC2, the memory unit 3, and the control unit 6, and the DMA bus 5c DMAC2 and I /
Connect to O section 4.

20は前述の動作（チャンネル）制御部であり、スター
ト状態とストップ状態を保持し、スタート状態でDMA転
送を可能とし、ストップ状態でDMA転送を不可能とする
スタート／ストップレジスタ200と、リード転送モード
（メモリ部３からI/O部４へのデータ転送）と、ライト
転送モード（I/O部４からメモリ部３へのデータ転送）
とを指示するモードレジスタ201とを有する。Reference numeral 20 denotes the above-mentioned operation (channel) control unit, which holds a start state and a stop state, enables a DMA transfer in the start state, and disables a DMA transfer in the stop state, and a read / stop register 200. Mode (data transfer from the memory unit 3 to the I / O unit 4) and write transfer mode (data transfer from the I / O unit 4 to the memory unit 3)
And a mode register 201 for instructing

更に、チャンネル制御部20には、マルチプレクサ204
を介し転送データ量が設定され、１回のデータ転送を行
う毎に減算器203で「−１」減算され、「０」となるとD
MA転送を終了し、スタート／ストップレジスタ200をス
トップ状態とするデータレジスタ202と、マルチプレク
サ207を介しメモリアドレスが設定され、１回のデータ
転送を行う毎に加算器206で「＋１」されるアドレスレ
ジスタ205とを有している。Further, the channel control unit 20 includes a multiplexer 204
The amount of data to be transferred is set via the subroutine. Each time one data transfer is performed, the subtracter 203 subtracts “−1”, and when it becomes “0”, D
The memory address is set via the data register 202 that terminates the MA transfer and sets the start / stop register 200 to the stop state, and the multiplexer 207, and the address that is incremented by “+1” by the adder 206 each time data transfer is performed. And a register 205.

21は前述の先行リード指示部であり、チャンネル制御
部20がリード転送モードでスタート状態となると、後述
するメモリバス制御部に対しリードアクセス指示を行
い、次からは後述するDMA制御部のデータ転送終了（１
回毎のデータ転送終了）でリードアクセス指示をDMA転
送終了まで行うものである。Reference numeral 21 denotes the preceding read instruction unit. When the channel control unit 20 is in the start state in the read transfer mode, it issues a read access instruction to a memory bus control unit, which will be described later. End (1
A read access instruction is issued until the end of the DMA transfer.

22aはリードバッファであり、メモリ部３からのリー
ドデータを一時的に保持するもの、22bはライトバッフ
ァであり、メモリ部３へのライトデータを一時的に保持
するものである。Reference numeral 22a denotes a read buffer for temporarily storing read data from the memory unit 3, and reference numeral 22b denotes a write buffer for temporarily storing write data to the memory unit 3.

23aはシステムバス制御部であり、上位（プロセッサ
１等）からのリード、ライトアクセスによって、DMAC内
部のレジスタ200、201、202、205等にリード、ライト制
御するもの、23bはメモリバス制御部であり、メモリバ
ス5bのアクセス獲得制御と、メモリバス5bを介してメモ
リ部３のアクセス制御を行うもの、23cはDMAバス制御部
であり、DMAバス5cを介してI/O部４とのデータ転送制御
を行うものである。Reference numeral 23a denotes a system bus control unit, which performs read / write access to registers 200, 201, 202, 205, etc. in the DMAC by read / write access from the upper level (processor 1, etc.), and 23b denotes a memory bus control unit. Yes, for controlling access acquisition of the memory bus 5b and for controlling access to the memory unit 3 via the memory bus 5b. Reference numeral 23c denotes a DMA bus control unit, which is used to transfer data with the I / O unit 4 via the DMA bus 5c. It performs transfer control.

24は割込み発生部であり、チャンネル制御部20のDMA
転送終了をシステムバス5aを通して割込みとして上位
（プロセッサ１）へ通知するもの、R1、R2はレシーバで
あり、各々メモリ部３からのリードデータ、I/O部４か
らのライトデータ受信し、リードバッファ22a、ライト
バッファ22bへ出力するものである。Reference numeral 24 denotes an interrupt generation unit, which is a DMA of the channel control unit 20.
R1 and R2 are receivers for notifying the end of the transfer to the host (processor 1) as an interrupt through the system bus 5a, receiving read data from the memory unit 3, receiving write data from the I / O unit 4, and reading the buffer. 22a and output to the write buffer 22b.

D1、D2、D3は各々ドライバであり、ドライバD1は、メ
モリバス制御部23bのメモリデータイネーブル信号MDEN
に応じて、ライトバッファ22bのライトデータをメモリ
バス5bへ出力し、ドライバD2は、DMAバス制御部23cのDM
Aデータイネーブル信号DDENに応じて、リードバッファ2
2aのリードデータをDMAバス5cへ出力し、ドライバD3
は、メモリバス制御部23bのアドレスイネーブル信号ADE
に応じて、アドレスレジスタ205のメモリアドレスをメ
モリバス5bに出力するものである。D1, D2, and D3 are drivers, respectively, and the driver D1 is a memory data enable signal MDEN of the memory bus control unit 23b.
The write data of the write buffer 22b is output to the memory bus 5b in response to the
A Read buffer 2 according to data enable signal DDEN
The read data of 2a is output to the DMA bus 5c, and the driver D3
Is the address enable signal ADE of the memory bus control unit 23b.
Outputs the memory address of the address register 205 to the memory bus 5b.

この実施例では、バス５が、システムバス5a、メモリ
バス5b及びDMAバス5cの３つのバスで構成し、バスの負
荷を減少し、高速アクセスを可能としている。In this embodiment, the bus 5 is composed of three buses, a system bus 5a, a memory bus 5b, and a DMA bus 5c, thereby reducing the bus load and enabling high-speed access.

（ｂ） 一実施例の動作の説明 第３図は本発明の一実施例タイムチャート図である。(B) Description of Operation of One Embodiment FIG. 3 is a time chart of one embodiment of the present invention.

ここで、メモリバス5b上のアクセス権の優先順位は、
制御部６の方が高いとする。Here, the priority of the access right on the memory bus 5b is
It is assumed that the control unit 6 is higher.

プロセッサ１は、DMA開始に当たって、システムバ
ス5aを介し、DMAC2のチャンネル制御部20のモードレジ
スタ201、データレジスタ202、アドレスレジスタ205の
各々に、リード転送モード、転送データ量（バイト
数）、メモリアドレスをセットする。At the start of DMA, the processor 1 sends a read transfer mode, a transfer data amount (number of bytes), a memory address to each of the mode register 201, the data register 202, and the address register 205 of the channel control unit 20 of the DMAC 2 via the system bus 5a. Is set.

その後、プロセッサ１は、チャンネル制御部20のスタ
ート／ストップレジスタ200にスタート状態をセット
し、DMAC2がスタート状態となる。Thereafter, the processor 1 sets the start state in the start / stop register 200 of the channel control unit 20, and the DMAC 2 enters the start state.

このスタート状態とリード転送モードによって、先行
リード指示部21が起動され、先行リード指示部21は、メ
モリバス制御部23bにリードアクセス指示を行う。The preceding read instruction unit 21 is activated by the start state and the read transfer mode, and the preceding read instruction unit 21 issues a read access instruction to the memory bus control unit 23b.

メモリバス制御部23bは、メモリバス5bのアクセス
権を得るため、アクセス要求αをオンとする。The memory bus control unit 23b turns on the access request α to obtain the right to access the memory bus 5b.

そして、制御部６のアクセス要求βがオフで、メモリ
バス5bがビジー状態でなければ、アクセス応答がオンと
なり、メモリバス5bのアクセス権を獲得する。If the access request β of the control unit 6 is off and the memory bus 5b is not in a busy state, the access response is turned on and the access right of the memory bus 5b is acquired.

これによって、メモリバス制御部23bは、アドレス
イネーブル信号ADEをドライバD3に出力し、アドレスレ
ジスタ205のメモリアドレス（ｍ）をメモリバス5bに出
力する。As a result, the memory bus control unit 23b outputs the address enable signal ADE to the driver D3, and outputs the memory address (m) of the address register 205 to the memory bus 5b.

メモリ部３は、これによってメモリバス5bにメモリア
ドレス（ｍ）のデータ（RD1）を出力してくるので、メ
モリ制御部23bはリードバッファイネーブル信号RBFEを
リードバッファ22aに出力、メモリバス5b上のデータ（R
D1）をレシーバR1を介し、リードバッファ22aにセット
する。As a result, the memory unit 3 outputs the data (RD1) of the memory address (m) to the memory bus 5b, so that the memory control unit 23b outputs the read buffer enable signal RBFE to the read buffer 22a, Data (R
D1) is set in the read buffer 22a via the receiver R1.

プロセッサ１によって、システムバス5aを介しI/O
部４にI/Oスタートを指示すると、I/O部４のDMAがスタ
ートとなる。I / O via the system bus 5a by the processor 1
When the I / O start is instructed to the unit 4, the DMA of the I / O unit 4 starts.

I/O部４は、DMAC2にDMAバス5cよりデータ転送要求γ
を出力し、データ転送要求を行う。The I / O unit 4 transmits a data transfer request γ to the DMAC 2 from the DMA bus 5c.
Is output and a data transfer request is made.

DMAバス制御部23cは、データ転送要求γを受け、リ
ードバッファ22aに有効データ（RD1）がセットされてい
るので、直ちにI/O部４にデータ転送応答を出力し、DMA
データイネーブル信号DDENをドライバD2へ出力し、リー
ドバッファ22aのリードデータ（RD1）をDMAバス5cに出
力する。The DMA bus control unit 23c receives the data transfer request γ, and since the valid data (RD1) is set in the read buffer 22a, immediately outputs a data transfer response to the I / O unit 4,
It outputs the data enable signal DDEN to the driver D2, and outputs the read data (RD1) of the read buffer 22a to the DMA bus 5c.

I/O部４はDMAバス5cからデータを受信し、受信データ
を処理する。The I / O unit 4 receives data from the DMA bus 5c and processes the received data.

このデータ転送応答によって、チャンネル制御部20
は、アドレスレジスタ205のモメリアドレスを（ｍ＋
１）に、データレジスタ202の内容を「−１」更新す
る。This data transfer response causes the channel control unit 20
Sets the address of address register 205 to (m +
In 1), the content of the data register 202 is updated by "-1".

これとともに、先行リード指示部21は、データ転送応
答に応じて、メモリバス制御部23bにリードアクセス指
示を行う。At the same time, the preceding read instruction unit 21 issues a read access instruction to the memory bus control unit 23b according to the data transfer response.

I/O部４が、受信したデータ（RD1）を処理している
間に、〜のシーケンスを繰り返す。While the I / O unit 4 is processing the received data (RD1), the above-described sequence is repeated.

この時、制御部６が、メモリバス5bをアクセス権を獲
得し、メモリ部３を使用している間は、メモリバス制御
部23bは、これを待ってアクセス権を獲得し、メモリア
クセスする。At this time, while the control unit 6 acquires the access right to the memory bus 5b and uses the memory unit 3, the memory bus control unit 23b waits for the access right and acquires the access right to access the memory.

このようにして、上述のシーケンスを繰り返し、デ
ータレジスタ202内容が「０」になると、DMA転送終了と
なり、スタート／ストップレジスタ200がストップ状態
となる。In this way, when the above-described sequence is repeated and the content of the data register 202 becomes “0”, the DMA transfer ends, and the start / stop register 200 enters the stop state.

これによって、プロセッサ１に割込み発生部24から割
込みが発生し、DMA転送シーケンスが終了する。As a result, an interrupt is generated from the interrupt generation unit 24 in the processor 1, and the DMA transfer sequence ends.

I/O部４も最終データを受信すると、DMAをストップす
る。Upon receiving the final data, the I / O unit 4 also stops DMA.

このようにして、リード転送モードでスタート状態に
なると、先行リード指示部21によってメモリバス制御部
２にリードアクセス指示を行い、メモリバス制御部２
は、メモリバス5bのアクセス権を得て、リードアクセス
を行い、リードデータをリードバッファ22aに保持して
おく。As described above, when the start state is set in the read transfer mode, the preceding read instruction unit 21 issues a read access instruction to the memory bus control unit 2 and the memory bus control unit 2
Obtains an access right to the memory bus 5b, performs read access, and holds read data in the read buffer 22a.

そして、I/O部４からのデータ転送要求があると、DMA
バス制御部23cは、直ちにその要求に対して応答し、リ
ードバッファ22aのデータを転送して、１回のデータ転
送を終了する。When there is a data transfer request from the I / O unit 4, the DMA
The bus control unit 23c immediately responds to the request, transfers the data of the read buffer 22a, and ends one data transfer.

そして、そのデータ転送の応答を、先行リード指示部
21に通知し、先行リード指示部21は、これに応じてメモ
リバス制御部23bにリードアクセス指示を行い、以降DMA
転送が終了するまで、前述した動作を繰り返す。Then, the response of the data transfer is transmitted to the preceding read instruction section.
The preceding read instruction unit 21 issues a read access instruction to the memory bus control unit 23b in response to the
The above operation is repeated until the transfer is completed.

従って、リード転送モードの場合には、I/O部４から
のデータ転送要求前に、予めメモリ部３からデータをリ
ードしておくため、I/O部４からのデータ転送要求時、
直ちにデータ転送の応答ができる。Therefore, in the case of the read transfer mode, the data is read from the memory unit 3 before the data transfer request from the I / O unit 4.
Immediate response to data transfer.

（ｃ） 他の実施例の説明 上述の実施例では、バス５が３つのバスで構成された
ものについて説明したが、１つ又は２つのバスで構成す
るものに適用できる。(C) Description of Another Embodiment In the above-described embodiment, the bus 5 is configured by three buses. However, the present invention can be applied to a configuration in which one or two buses are used.

以上本発明を実施例により説明したが、本発明は本発
明の主旨に従い種々の変形が可能であり、本発明からこ
れらを排除するものではない。Although the present invention has been described with reference to the embodiments, the present invention can be variously modified in accordance with the gist of the present invention, and these are not excluded from the present invention.

〔発明の効果〕〔The invention's effect〕

以上説明した様に、本発明によれば、次の効果を奏す
る。As described above, according to the present invention, the following effects can be obtained.

指定されたアドレスから指定されたバイト数DMA転送
するのに際し、I/O部のデータ転送要求前に、予めメモ
リ部から指定されたデータをリードしておくので、I/O
部のデータ転送要求に対し直ちに応答でき、DMA転送を
高速化することができる。At the time of DMA transfer from the specified address to the specified number of bytes, before the data transfer request of the I / O unit, the specified data is read from the memory unit in advance.
Section can immediately respond to a data transfer request, thereby speeding up DMA transfer.

スタート指示及びデータ転送応答に応じて、先行リー
ド指示を発する先行リード指示部を設け、且つデータ転
送応答に応じて、アドレス更新及びバイトカウント更新
するため、指定アドレスから指定バイト数分のDMA転送
終了まで連続して、データの先行リードが可能となる。Provide a preceding read instruction unit that issues a preceding read instruction in response to a start instruction and data transfer response, and end DMA transfer for the specified number of bytes from the specified address to update the address and byte count in response to the data transfer response Data can be read in a continuous manner up to this point.

又、指定されたデータを先読みし、転送した後、再び
先読みするため、小容量のバッファメモリを設けるだけ
で済む。In addition, since the specified data is prefetched, transferred, and prefetched again, it is only necessary to provide a small-capacity buffer memory.

【図面の簡単な説明】[Brief description of the drawings]

第１図は本発明の原理図、 第２図は本発明の一実施例ブロック図、 第３図は本発明の一実施例タイムチャート図、 第４図は従来技術の説明図である。 図中、１……プロセッサ、 ２……DMAC、 ３……メモリ部、 ４……I/O部、 ５……バス、 20……動作制御部、 21……先行リード指示部、 22……バッファ。 FIG. 1 is a principle diagram of the present invention, FIG. 2 is a block diagram of one embodiment of the present invention, FIG. 3 is a time chart of one embodiment of the present invention, and FIG. In the figure, 1 ... processor, 2 ... DMAC, 3 ... memory unit, 4 ... I / O unit, 5 ... bus, 20 ... operation control unit, 21 ... preceding read instruction unit, 22 ... buffer.

フロントページの続き (72)発明者 山口 達也 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭59−94127（ＪＰ，Ａ) 特開 昭64−68868（ＪＰ，Ａ)Continuation of the front page (72) Inventor Tatsuya Yamaguchi 1015 Uedanaka, Nakahara-ku, Kawasaki-shi, Kanagawa Fujitsu Limited (56) References JP-A-59-94127 (JP, A) JP-A-64-68868 (JP, A)

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】I/O部（４）とメモリ部（３）にバスを介
し接続され、該I/O部（４）の転送要求に対し、指定さ
れた開始アドレスから指定されたバイト数分該メモリ部
（３）をアクセスし、該I/O部（４）に、データ転送応
答とともに、データを転送するDMACにおいて、 該開始アドレス及び該バイト数がセットされ、該データ
転送応答に応じてアドレス更新と、バイトカウント更新
を行う動作制御部（20）と、 該メモリ部（３）からのリードデータを格納するバッフ
ァ（22）と、 リード転送モード時、該動作制御部（20）からのスター
ト指示及び該データ転送応答に応じて、予め該メモリ部
（３）からデータをリードすることを指示する先行リー
ド指示を発する先行リード指示部（21）と、 該先行リード指示部（21）の先行リード指示に応じて、
該メモリ部（３）を該動作制御部（20）からのアドレス
でアクセスして、該アクセスして得たデータを該バッフ
ァ（22）に保持しておき、該I/O部（４）からの転送要
求に対し、該バッファ（22）のデータを該データ転送応
答とともに、該I/O部（22）に転送するバス制御部（23
b、23c）とを設けたことを特徴とするDMACのリード転送
制御装置。An I / O unit (4) and a memory unit (3) are connected via a bus, and in response to a transfer request from the I / O unit (4), a specified number of bytes from a specified start address. The start address and the number of bytes are set in the DMAC which accesses the memory unit (3) and transfers data to the I / O unit (4) together with the data transfer response. An operation control unit (20) for updating addresses and byte counts, a buffer (22) for storing read data from the memory unit (3), and an operation control unit (20) in the read transfer mode. A preceding read instruction unit (21) for issuing a preceding read instruction for instructing to read data from the memory unit (3) in advance in response to the start instruction and the data transfer response; and the preceding read instruction unit (21). According to the leading lead instruction of
The memory unit (3) is accessed by the address from the operation control unit (20), and the data obtained by the access is held in the buffer (22), and the data is accessed from the I / O unit (4). In response to the transfer request, the bus control unit (23) that transfers the data of the buffer (22) to the I / O unit (22) together with the data transfer response.
b, 23c), wherein the read transfer control device of the DMAC is provided.