JPH03109626A - 入出力回路 - Google Patents
入出力回路Info
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- JPH03109626A JPH03109626A JP2031428A JP3142890A JPH03109626A JP H03109626 A JPH03109626 A JP H03109626A JP 2031428 A JP2031428 A JP 2031428A JP 3142890 A JP3142890 A JP 3142890A JP H03109626 A JPH03109626 A JP H03109626A
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- 230000005540 biological transmission Effects 0.000 claims abstract description 23
- 230000008859 change Effects 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract description 6
- 230000008569 process Effects 0.000 abstract description 6
- 230000001419 dependent effect Effects 0.000 abstract description 2
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 230000001105 regulatory effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 6
- 230000008054 signal transmission Effects 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 210000004185 liver Anatomy 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- Dc Digital Transmission (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
(産業上の利用分野)
本発明は、IC間どうしを接続する伝送線路中において
信号を高速に伝送させる入出力回路に関する。
信号を高速に伝送させる入出力回路に関する。
(従来の技術)
最近、LSI(集積回路)の進歩により、システムの小
型化、高集積化が実現している。このようなシステムに
用いられるものに論理ICがある。
型化、高集積化が実現している。このようなシステムに
用いられるものに論理ICがある。
従来、論理ICには、E CL (Emitter C
oupQedLogic)CMOS (Co+ap1
2i+aentaQ MetaQ OxideSemi
conductor)等があり、それぞれ用途によって
使い分けられている。例えば、ECLは高速なシステム
では用いられ、CMO3は低消費電力であることが必要
な場合に用いられる。ところで、計算機や、交換機とい
った大規模、高速なシステムでは、構成するIC内部で
の高速性はもちろん、ICチップ間を接続している伝送
線路の信号伝送も高速であることが要求される。
oupQedLogic)CMOS (Co+ap1
2i+aentaQ MetaQ OxideSemi
conductor)等があり、それぞれ用途によって
使い分けられている。例えば、ECLは高速なシステム
では用いられ、CMO3は低消費電力であることが必要
な場合に用いられる。ところで、計算機や、交換機とい
った大規模、高速なシステムでは、構成するIC内部で
の高速性はもちろん、ICチップ間を接続している伝送
線路の信号伝送も高速であることが要求される。
近年、プロセスの進歩により、IC内部の動作速度は、
改善されてきており、大規模システムの最高動作周波数
は、ICチップ間を接続している伝送線路の信号伝送速
度によって制限されてきている。このICチップ間を接
続している伝送線路の信号伝送速度は、入出力回路の速
度で決まる。
改善されてきており、大規模システムの最高動作周波数
は、ICチップ間を接続している伝送線路の信号伝送速
度によって制限されてきている。このICチップ間を接
続している伝送線路の信号伝送速度は、入出力回路の速
度で決まる。
例えば、CM、OSロジックの入出力回路の問題として
は、ICチップを実装する基板伝送線路とのインピーダ
ンスマツチングをとることが難しいため、高速な伝送が
実現できない。これは、CMOSトランジスタの相互コ
ンダクバイボーラトランジスタに比べて低いこと、回路
構成上、論理レベル反転時の各動作点におけるインピー
ダンスが変化する等の理由による。
は、ICチップを実装する基板伝送線路とのインピーダ
ンスマツチングをとることが難しいため、高速な伝送が
実現できない。これは、CMOSトランジスタの相互コ
ンダクバイボーラトランジスタに比べて低いこと、回路
構成上、論理レベル反転時の各動作点におけるインピー
ダンスが変化する等の理由による。
一方、ECLの出力回路は、出力インピーダンスが低く
、基板伝送路の整合終端がとり易いため。
、基板伝送路の整合終端がとり易いため。
高速の信号伝送に適している。しかし、ECL回路は、
CMO3回路に比べ消費電力が大きいので冷却の必要が
ある等の問題もあり、かつ、集積可能なゲート数が少な
いという欠点をもつ。更に。
CMO3回路に比べ消費電力が大きいので冷却の必要が
ある等の問題もあり、かつ、集積可能なゲート数が少な
いという欠点をもつ。更に。
出力回路そのものの消費電力、回路規模も太きいため、
入出力ピンが多数の場合、チップ面積、消費″電力など
に影響を与える。
入出力ピンが多数の場合、チップ面積、消費″電力など
に影響を与える。
近年、バイポーラ素子とCMO3が同一チップ上に形成
できるB1−CMOSプロセスが開発され、主にロジッ
ク部をC,MOS、入出力回路にECLを中心に用いた
LSIがある。しかし、開発フェーズを比較するとそれ
ぞれ単独のプロセスを用いたLSIよりも開発に遅れを
とってしまい、歩留り、コスト等も不利であった。
できるB1−CMOSプロセスが開発され、主にロジッ
ク部をC,MOS、入出力回路にECLを中心に用いた
LSIがある。しかし、開発フェーズを比較するとそれ
ぞれ単独のプロセスを用いたLSIよりも開発に遅れを
とってしまい、歩留り、コスト等も不利であった。
(発明が解決しようとする課題)
以上述べてきたように、従来のCMOSロジックLSI
にあっては、大規模、高速システムに応用する場合、回
路内部の高速性はある程度実現されていたが、入出力回
路の速度が、システム全体の動作速度を制限していた。
にあっては、大規模、高速システムに応用する場合、回
路内部の高速性はある程度実現されていたが、入出力回
路の速度が、システム全体の動作速度を制限していた。
また、高速入出力回路が使用可能とするECLLS I
を用いた場合には、消費電力、集積度の点で問題がある
。
を用いた場合には、消費電力、集積度の点で問題がある
。
本発明は1以上の点に鑑みてなされたもので、低消費電
力でかつ高速な入出力回路を提供することを目的とする
ものである。
力でかつ高速な入出力回路を提供することを目的とする
ものである。
(課題を解決するための手段)
上記目的を達成するために本発明においては、第1のI
Cの出力回路が、第2のICの入力回路に伝送線路を介
して接続されている回路網において、第1のICの出力
回路には信号を電流の変化として取り出せる電流源が具
備されている。また、第2のICの入力回路には、ソー
スまたはエミッタ側から電流源から出力された信号が入
力できるゲート接地若しくはベース接地のいずれかの接
地がなされたトランジスタが具備されていることを特徴
とするものである。
Cの出力回路が、第2のICの入力回路に伝送線路を介
して接続されている回路網において、第1のICの出力
回路には信号を電流の変化として取り出せる電流源が具
備されている。また、第2のICの入力回路には、ソー
スまたはエミッタ側から電流源から出力された信号が入
力できるゲート接地若しくはベース接地のいずれかの接
地がなされたトランジスタが具備されていることを特徴
とするものである。
(作用)
第1のICの出力回路に具備された電流源によって信号
を伝送線路に出力し、この伝送線路を介して第2のIC
の入力回路部に具備されたゲート接地若しくはベース接
地のいずれかの接地がなされたトランジスタに信号が伝
送される。
を伝送線路に出力し、この伝送線路を介して第2のIC
の入力回路部に具備されたゲート接地若しくはベース接
地のいずれかの接地がなされたトランジスタに信号が伝
送される。
このような入出力回路は、電流値により論理レベルを規
定するため、プロセスに依存する素子のバラツキに強く
、低消費電力化が実現できる。又、低インピーダンスで
の整合終端が容易であるため、整合がとり易く、高速動
作が可能となる。
定するため、プロセスに依存する素子のバラツキに強く
、低消費電力化が実現できる。又、低インピーダンスで
の整合終端が容易であるため、整合がとり易く、高速動
作が可能となる。
(実施例)
以下、本発明の実施例を図面に基づいて説明する。
第1図は、この発明の一実施例を示す図である。
同図中、第1のICe内にある論理回路15の出力に応
じて出力回路である電流源1は、電流モードの信号を出
力端子16から伝送路2を介して第2のIC7の入力側
に伝送する。この信号は、電源4にゲート接地されたト
ランジスタ3のソースに接続されており、電流源1の電
流モードの信号は、出力端子5に伝達される。
じて出力回路である電流源1は、電流モードの信号を出
力端子16から伝送路2を介して第2のIC7の入力側
に伝送する。この信号は、電源4にゲート接地されたト
ランジスタ3のソースに接続されており、電流源1の電
流モードの信号は、出力端子5に伝達される。
この様な回路構成においては、ゲート接地されたトラン
ジスタ3のソース電位は、電流源1の電流値によらずほ
ぼ一定な値を保つ。又、第1の工C6の出力は、電流源
1の出力端子であるため、直流電位は、第2のIC7の
入力端子であるトランジスタ3のソース電位となる。従
って、第2のIC7のプロセスのバラツキにより、電圧
源4の電圧値や、トランジスタ3のv丁が設計値とずれ
ても何ら支障をきたすことがない。
ジスタ3のソース電位は、電流源1の電流値によらずほ
ぼ一定な値を保つ。又、第1の工C6の出力は、電流源
1の出力端子であるため、直流電位は、第2のIC7の
入力端子であるトランジスタ3のソース電位となる。従
って、第2のIC7のプロセスのバラツキにより、電圧
源4の電圧値や、トランジスタ3のv丁が設計値とずれ
ても何ら支障をきたすことがない。
次に第1図の回路動作を説明する。電流源1は、2つの
論理レベル″H”と1′L”に対応して11と■2の電
流値を持つとする。
論理レベル″H”と1′L”に対応して11と■2の電
流値を持つとする。
その′電流は、伝送路2を介して第2のIC7の内部の
出力端子5に伝達される。
出力端子5に伝達される。
前述の様に、トランジスタ3はゲート接地されてよりす
、電流源1の電流レベルがI□→工2又はI2→11に
変化してもソース電位の変動が小さく抑えられる。従っ
て、もし、伝送線路とのインピーダンスマツチングがと
れていなくても、容量性負荷による伝送速度の低下を小
さくできる。
、電流源1の電流レベルがI□→工2又はI2→11に
変化してもソース電位の変動が小さく抑えられる。従っ
て、もし、伝送線路とのインピーダンスマツチングがと
れていなくても、容量性負荷による伝送速度の低下を小
さくできる。
次に第2図に′電流源1をFETを用いて構成した具体
例を示す。トランジスタ9は、ドレイン−ゲートを共通
接続し、トランジスタ8のゲートに接続してカレントミ
ラーを形成している。尚、出力端子17は、第1図の出
力端子16を表している。
例を示す。トランジスタ9は、ドレイン−ゲートを共通
接続し、トランジスタ8のゲートに接続してカレントミ
ラーを形成している。尚、出力端子17は、第1図の出
力端子16を表している。
トランジスタ8のドレインは出力端子であり、電流源I
Oは、トランジスタ9のドレイン−ゲートに接続され、
カレントミラーの入力信号である。この回路では、トラ
ンジスタ8のドレインは、出力インピーダンスが高くで
きるため、第1図の電流源と等価と考えることができる
。
Oは、トランジスタ9のドレイン−ゲートに接続され、
カレントミラーの入力信号である。この回路では、トラ
ンジスタ8のドレインは、出力インピーダンスが高くで
きるため、第1図の電流源と等価と考えることができる
。
第3図に本発明の他の一実施例を示す。第1図及び第2
図と同一のものには同一の番号が付しである。この回路
が第1図と異なるのは、伝送路2とのマツチングのため
の終端インピーダンスZ12が付加されている点である
。この様な構成においては、上述の様にトランジスタ8
の出力インピーダンスが高いため、Z12が伝送線路と
同じインピーダンスであれば、この系はインピーダンス
整合がとれることになり、より高速な伝送が可能となる
。第4図に終端用インピーダンス212の具体例を示す
。抵抗R13とキャパシタC14の直列回路がらなり、
次式の関係を満すものとする。
図と同一のものには同一の番号が付しである。この回路
が第1図と異なるのは、伝送路2とのマツチングのため
の終端インピーダンスZ12が付加されている点である
。この様な構成においては、上述の様にトランジスタ8
の出力インピーダンスが高いため、Z12が伝送線路と
同じインピーダンスであれば、この系はインピーダンス
整合がとれることになり、より高速な伝送が可能となる
。第4図に終端用インピーダンス212の具体例を示す
。抵抗R13とキャパシタC14の直列回路がらなり、
次式の関係を満すものとする。
ここでfcは、伝送すべき信号の周波数とする。
次に本発明を実現する実際の回路の例を示す。
第5図は、第1図に示された第1のIC6の出力部分を
実現する回路例である。第1図中に示された論理回路1
5からのCMOSレベルの差動信号を第5図に示された
入力端子18.19に入力する。入力端子18.19に
入力された信号は、相互関係にある信号である。トラン
ジスタ23.24は第2図の電流源10にあたり、トラ
ンジスタ25.26が第2図のトランジスタ9にあたり
、トランジスタ27.28が1ヘランジスタ8にあたる
。端子20−21は端子17にあたり、電流による出力
端子となる。端子22は伝送線路に流すオフセット電流
調整用の端子で、端子36はバイアス電圧を入力する端
子となっている。
実現する回路例である。第1図中に示された論理回路1
5からのCMOSレベルの差動信号を第5図に示された
入力端子18.19に入力する。入力端子18.19に
入力された信号は、相互関係にある信号である。トラン
ジスタ23.24は第2図の電流源10にあたり、トラ
ンジスタ25.26が第2図のトランジスタ9にあたり
、トランジスタ27.28が1ヘランジスタ8にあたる
。端子20−21は端子17にあたり、電流による出力
端子となる。端子22は伝送線路に流すオフセット電流
調整用の端子で、端子36はバイアス電圧を入力する端
子となっている。
ここでこの回路の動作を簡単に説明する。
MP□にVBP(36)のバイアスがかかるとMP、に
一定の′電流が流れる。 そして、この電流により、M
P2(23)とMP、 (24)のどちらかに電流が流
れるように制御される。その結果、MN工(25)、M
N、 (26)、MN3(27)、 MN4(28)で
構成されるカレントミラー回路により、■。、か工。u
tに前述した電流と同じ電流が引込まれてくる。
一定の′電流が流れる。 そして、この電流により、M
P2(23)とMP、 (24)のどちらかに電流が流
れるように制御される。その結果、MN工(25)、M
N、 (26)、MN3(27)、 MN4(28)で
構成されるカレントミラー回路により、■。、か工。u
tに前述した電流と同じ電流が引込まれてくる。
第6図は第1図中第2のIC7の入力部分を実現する回
路例である。前述の第5図の出力を伝送路を介して第6
図入力回路中の入力端子29.30に入力をする。入力
端子はゲート接地されたトランジスタ34.35のソー
スにそれぞれ接続されていて、伝送路の特性インピーダ
ンスと入力端子の入力インピーダンスのマツチングがと
れるようになっている。端子31は、出力端子でCMO
Sレベルの信号が出力される。端子32.33はバイア
ス電圧入力端子である。
路例である。前述の第5図の出力を伝送路を介して第6
図入力回路中の入力端子29.30に入力をする。入力
端子はゲート接地されたトランジスタ34.35のソー
スにそれぞれ接続されていて、伝送路の特性インピーダ
ンスと入力端子の入力インピーダンスのマツチングがと
れるようになっている。端子31は、出力端子でCMO
Sレベルの信号が出力される。端子32.33はバイア
ス電圧入力端子である。
ここでこの回路の動作を匍単に説明する。
I、o(2!])かl1n(30)のどちらかから電流
が流れだし伝送線路を介して、第5図に示した■。li
tか■。。
が流れだし伝送線路を介して、第5図に示した■。li
tか■。。
に電流が流れ込む。その結果、MP4か肝、のどちらか
に電流が流れる。これにより出力を1!)ることができ
る。例えば、もしMP4に電流が流れた場合、0゜□(
31)には、 1が出力される。もし、MP、に電流が
流れた場合、MP、が働いて、0゜ut(31)には、
0が出力されるようになっている。
に電流が流れる。これにより出力を1!)ることができ
る。例えば、もしMP4に電流が流れた場合、0゜□(
31)には、 1が出力される。もし、MP、に電流が
流れた場合、MP、が働いて、0゜ut(31)には、
0が出力されるようになっている。
以上のような構成により、低消費電力化が実現できると
共に、低インピーダンスでの整合終端が容易であるため
、高速動作が可能となる。
共に、低インピーダンスでの整合終端が容易であるため
、高速動作が可能となる。
以上、詳述してきた様に、本発明によれば、電流源によ
り電流値で論理レベルを規定しているためICの製造工
程によるIC間の誤差に強く低消費電力化が実現できる
。又、低インピーダンスでの整合終端が容易であるため
、整合がとり易く、高速動作が可能となる。従って大規
模、高速なシステムに対してIC間の信号伝送遅延を極
めて小さくでき、大規模高速システムの実現に極めて有
効である。
り電流値で論理レベルを規定しているためICの製造工
程によるIC間の誤差に強く低消費電力化が実現できる
。又、低インピーダンスでの整合終端が容易であるため
、整合がとり易く、高速動作が可能となる。従って大規
模、高速なシステムに対してIC間の信号伝送遅延を極
めて小さくでき、大規模高速システムの実現に極めて有
効である。
第1図は本発明の一実施例を示した回路図、第2図は、
電流出力回路例を示した図、第3図は、本発明の他の実
施例を示した図、第4図は整合回路例を示した図、第5
図は0MO3で構成したー施例を示した図、第6図は0
MO3で構成した一実施例を示した図である。 1.10・・・電流源 2・・・基板伝送路3
、8.9.23.24.25.26.27.28.34
.35・・・トランジスタ 4・・電圧源 5,31・・・出力端子6
゜ 7・・・IC 11・・・出力回路 12・・・終端回路 13・・・抵抗器 14・・・キャパシタ
電流出力回路例を示した図、第3図は、本発明の他の実
施例を示した図、第4図は整合回路例を示した図、第5
図は0MO3で構成したー施例を示した図、第6図は0
MO3で構成した一実施例を示した図である。 1.10・・・電流源 2・・・基板伝送路3
、8.9.23.24.25.26.27.28.34
.35・・・トランジスタ 4・・電圧源 5,31・・・出力端子6
゜ 7・・・IC 11・・・出力回路 12・・・終端回路 13・・・抵抗器 14・・・キャパシタ
Claims (1)
- 第1のICの出力回路が、第2のICの入力回路に伝送
線路を介して接続されている回路網において、前記第1
のICの出力回路には信号を電流の変化として取り出せ
る電流源が具備され、第2のICの入力回路にはソース
またはエミッタ側から前記電流源から出力された信号が
入力できるゲート接地もしくはベース接地のいずれかの
接地がなされているトランジスタが具備されていること
を特徴とする入出力回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1-166874 | 1989-06-30 | ||
JP16687489 | 1989-06-30 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03109626A true JPH03109626A (ja) | 1991-05-09 |
Family
ID=15839232
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2031428A Pending JPH03109626A (ja) | 1989-06-30 | 1990-02-14 | 入出力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03109626A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5418475A (en) * | 1993-03-10 | 1995-05-23 | Kabushiki Kaisha Toshiba | Input/output circuit having the input buffer circuit being connected in parallel with two transistors with the same polarity |
US5650714A (en) * | 1993-09-09 | 1997-07-22 | Kabushiki Kaisha Toshiba | Orthogonal signal generation system |
US5736840A (en) * | 1993-09-09 | 1998-04-07 | Kabushiki Kaisha Toshiba | Phase shifter and communication system using the phase shifter |
JP2008028577A (ja) * | 2006-07-19 | 2008-02-07 | Rohm Co Ltd | 送信装置およびそれを利用した伝送装置ならびに電子機器 |
-
1990
- 1990-02-14 JP JP2031428A patent/JPH03109626A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5418475A (en) * | 1993-03-10 | 1995-05-23 | Kabushiki Kaisha Toshiba | Input/output circuit having the input buffer circuit being connected in parallel with two transistors with the same polarity |
US5650714A (en) * | 1993-09-09 | 1997-07-22 | Kabushiki Kaisha Toshiba | Orthogonal signal generation system |
US5736840A (en) * | 1993-09-09 | 1998-04-07 | Kabushiki Kaisha Toshiba | Phase shifter and communication system using the phase shifter |
JP2008028577A (ja) * | 2006-07-19 | 2008-02-07 | Rohm Co Ltd | 送信装置およびそれを利用した伝送装置ならびに電子機器 |
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