JPH03107226A - 多重化システムの監視装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 デジタル伝送システムに使用される多重化システムの性
能監視装置に関し、 速度変換部及び多重化部の監視を可能にすると共に、性
能監視のための余分な情報を不要にすることを目的とし
、 被多重信号系毎にその多重化前の入力信号を構成するビ
ット列中から所望ビット目のビットを計数する入力側カ
ウンタと、前記各入力側カウンタの計数値を各別に格納
するメモリ手段と、多重化後の出力信号中から被多重信
号系毎に該当するビット列の所望ビット目のビットを計
数する出力側カウンタと、前記各出力側カウンタの計数
値とこれに対応する前記各メモリ手段からの計数値とを
各別に比較する比較手段とを備えてなるものである。

〔産業上の利用分野〕

本発明は、データ伝送システムに使用される多重化シス
テムの品質（性能）を直接監視する監視装置に関する。

〔従来の技術〕

第３図は、従来の多重化システムの監視装置を示す構成
図である。

図において、１ａ〜１ｄは低速度の信号を高速度の信号
に変換する第１〜第４の速度変換用エラスチックストア
で、それぞれの入力回線２ａ〜２ｄから伝送されてくる
、例えば１．５Ｍｂ／ｓの信号を対応するエラスチック
ストア１ａ−１ｄに蓄積し、蓄積した信号をいずれの被
多重化信号より早い速度のクロックで読み出すことによ
り、読出しクロックに同期した、例えば６．３＋αｂ／
ｓの速度の信号に変換する。

各エラスチックストア１ａ−１ｄの出力側には、それぞ
れのパリティジェネレータ３ａ〜３ｂが接続されており
、この各パリティジェネレータ３ａ〜３ｄでは、多重の
単位となる１組のビット列（８ビツトのビット列）が占
めるタイムスロット毎にパリティを演算し、このパリテ
ィピットＰＢを第４図（ａ）に示す如くタイムスロット
の次の余剰ビットに挿入して多重化部４に送出する。多
重化部４では、各回線毎に続出ゲート信号をタイムスロ
ット＋１ビツト分ずらすことで時分割多重を行ない出力
回線５に送出する。

また、出力回線５に接続したパリティチエツク部６は、
第４図（ｂ）に示すように各タイムスロットＴＳ毎にそ
のビット列をパリティ演算し、この演算結果と予め挿入
したパリティピッ［’Ｂとを比較手段により比較し、両
者が一致しない時パリティアラームＡＬＭを出力して、
多重化システムの品質、即ちビット誤り率などを評価す
るようになっている。

〔発明が解決しようとする課題〕

しかしながら、上述のような従来の多重化システムの監
視装置では、被多重信号に性能監視のためのパリティビ
ットを挿入しなければならないため、エラスチックスト
ア１ａ−１ｄの変換速度を６．３Ｍ＋αｂ／ｓにする必
要があり、これに伴い６．３Ｍｂ／ｓの伝送路へ送出す
る場合には、６゜３　Ｍ　＋　ａｈ／ｓの信号を６．３
Ｍｂ／ｓに速度変換しなければならず、伝送システムの
コスト高を招くおそれがある。

また、上記従来の方式は速度変換した後にパリティピッ
トを挿入する方式であるため、多重変換部の監視しかで
きないという問題があった。

本発明は上記のような点に鑑みてなされたもので、速度
変換部及び多重化部の監視を可能にすると共に、余分な
情報を不要にした多重化システムの監視装置を提供する
ことを目的とする。

〔課題杏解決するための手段〕

本発明に係る多重化システムの監視装置は、被多重信号
系毎にその多重化前の入力信号を構成するビット列中か
ら所望ビット目のビットを計数する入力側カウンタと、
前記各入力側カウンタの計数値を各別に格納するメモリ
手段と、多重化後の出力信号中から被多重信号系毎に該
当するビット列の所望ビット目のビットを計数する出力
側カウンタと、前記各出力側カウンタの計数値とこれに
対応する前記各メモリ手段からの計数値とを各別に比較
する比較手段とを備えてなるものである。

〔作　用〕

各入力側カウンタは被多重信号系毎にその入力信号のビ
ット列中から所望ビット目のビットを計数し、これらの
計数値は各別のメモリ手段にそれぞれ格納される。

また、各出力側カウンタは、速度変換され、かつ多重化
された後の出力信号から被多重信号系毎に該当するビッ
ト列から所望ビット目のビットを計数する。そして、各
出力側カウンタの計数値と、これに対応するメモリ手段
からの計数値とを対応する比較手段で比較することによ
り、速度変換部及び多重化部の性能を比較する。

従って、本発明にあっては、速度変換部及び多重化部と
同時に監視することができ、被多重信号系に余分な情報
を付加する必要がなくなる。

〔実施例〕

以下、本発明の実施例を図面に基づいて説明する。

第１図は、本発明による多重化システム監視装置の一実
施例を示す全体の構成図である。

図において、＃１〜＃４は被多重信号系である第１〜第
４の入力側伝送路で、この各伝送路＃ｌ〜＃４は、各回
路の８ビツトを２４チャネル分時分割多重し、かつフレ
ームピッ１−Ｆ（第２図参照）を付加したフレーム構成
の信号を伝送する。

１１１〜１１４はそれぞれの伝送路＃１〜＃４を伝送さ
れてくる信号（伝送速度１．５Ｍｂ／ｓ　）を、例えば
６．３Ｍｂ／ｓの伝送速度に変換するエラスティックス
トアであり、この各エラスティックストア１１．〜Ｉ１
４には、それぞれの伝送路＃１〜＃４から伝送されてく
る信号を対応するエラスティックストア１１．〜１１４
に蓄積するためのライトリセット信号ＷＲ，〜ＷＲａが
加えられるようになっていると共に、各エラスティック
ストア１１．〜１１．の蓄積データを６．３Ｍｂ／Ｓの
速度で読み出すためのリードリセット信号ＲＲが加えら
れるようになっている。

また、１２は各エラスティックストア１１．〜１１４か
ら読み出された信号を時分割多重する多重化部であり、
多重化された信号は出力側伝送路１３へ送出される。

１４１〜１４４はそれぞれの入力側伝送路＃１〜＃４に
接続された入力端カウンタで、これらカウンタ１４．〜
１４４はそれぞれの伝送路＃ｌ〜＃４を伝送される１フ
レーム中の１〜２４チヤネルから予め決められた任意ビ
ット目の１”を計数するもので、それぞれの計数値は各
別に設けたメモリ１５１〜１５４にそれぞれ格納される
ようになっている。

１６、〜１６４は出力側伝送路１３に並列に接続された
出力側カウンタで、これらカウンタ１６１〜１６４は、
それぞれ多重化後の伝送データから各入力側伝送路＃１
〜＃４に対応するＩｃＨ〜２４ＣＨ中の任意ビット目の
“１”を計数するものである。

また、１７．〜１７４は各メモリ１５．〜１５４に格納
された計数値と、対応する出力側カウンタ１６．〜１６
４の計数値とを比較判定する比較回路で、これらの比較
回路１７＋〜１７４は両者の計数値が一致しない時パリ
ティアラームＰＡを出力する。

次に、上記のように構成された本実施例の動作を第２図
に示すタイムチャートを参照して説明する。

まず、ライトリセット信号ＷＲ，〜ＷＲ，がそれぞれの
エラスティックストア１１．〜１１４に加えられると、
それぞれの伝送路＃１〜＃４を伝送されてくる１、５Ｍ
ｂ／ｓの入力信号はそれぞれのエラスティックストア１
１．〜１１４に書き込まれ蓄積される。

例えば、エラスティックストアｌｉｔに第２図（ａ）に
示す如きライトリセット信号ＷＲ，が８ＫＨｚ（１２５
μｓ）毎に加えられると、伝送路＃１を伝送されてくる
１、５Ｍｂ／ｓの入力信号が１フレ一ム分第２図（ｂ）
に示すタイミングでエラスティックストア１１．に蓄積
される。これと同時に各伝送路＃１〜＃４を伝送されて
くる入力信号中のチャネルＣＨＩ〜ＣＨ２４の１ビツト
目の°“１″がそれぞれの入力側カウンタ１４．〜１４
４でカウントされ、その計数値は第２図（Ｃ）に示す如
きタイミングでそれぞれのメモリ１５．〜゛Ｉ５４に格
納される。

一方、各エラスティックストア１１．〜１１゜に第２図
（ｄ）に示す如きリードセット信号ＲＲが加えられると
、それぞれのエラスティックストア１１．〜１１４に蓄
積された信号は６．３Ｍｂ／Ｓの速度で読み出される。

即ち６．３Ｍｂ／ｓの伝送速度に変換され、多重化部１
２に出力される。

多重化部１２では、速度変換された信号を第２図（ｅ）
に示すように多重化し、出力側伝送路１３に送出する。

また、出力側のカウンタ１６．〜１６４では、第２図（
ｅ）に示す如く多重化された信号中から各入力側伝送路
＃ｌ〜＃４毎に該当するチャネルＣＨＩ〜ＣＨ２４の１
ビツト目の“１″を第２図（ｆ）に示すタイミングでカ
ウントし、この計数値と、第２図（ｇ）に示す如くリー
ドリセット信号ＲＲと同期する基準パルスにより対応す
るメモリ１５＋〜１５４から読み出した計数値とをそれ
ぞれの比較回路ｉ７＋〜１７４で比較する。そして、比
較結果が一致しないと判断された時はパリティアラーム
ＰＡを出力する。このようにパリティアラームＰＡの有
無によって多重変換部のビット誤り率などの性能を監視
する。

上述のような本実施例にあっては、被多重信号系毎に多
重化前の入力信号と多重化後の出力信号とを比較するこ
とで、多重変換部のビット誤り率等の性能を監視するも
のであるから、速度変換用エラスティックストア及び多
重化部の性能を監視できるど共に、従来のように被多重
信号系に余分なパリティビットを付加する必要がないた
め、所望の伝送速度（６，３Ｍｂ／ｓ　）に対し空ビッ
トを挿入するための速度変換（６，３Ｍ＋αｂ／ｓ　）
が不要になり、これに伴い外部へ多重化された信号を送
出する際に６．３Ｍ＋αｂ／ｓのものを６．３Ｍｂ／ｓ
に速度変換する手段も不要になって多重変換部を低コス
ト化できる。

なお、本発明は、上記実施例に示す多重化方式のものに
限定されないことは勿論である。

〔発明の効果〕

以上のように本発明によれば、被多重信号系毎に多重化
前の入力信号と多重化後の出力信号とを比較する構成と
したので、速度変換用メモリ及び多重化部の性能監視を
同時に行なうことができると共に、被多重信号系に性能
監視のための余分な情報が不要になる効果がある。

【図面の簡単な説明】

第１図は本発明による多重化システムの監視装置の一実
施例を示す全体の構成図である。 第２図は第１図の動作を説明するためのタイムチャート
である。 第３図は従来の多重化システム用監視装置を示す構成図
である。 第４図（ａ）、（ｂ）は従来方式の動作説明図である。 主な符号の説明 ＃ｌ〜＃４は入力側伝送路、 １１１〜ｌ１ｍはエラスティックス １２は多重化部、 １３は出力側伝送路、 １４、〜１４．は入力側カウンタ、 １５、〜ｔ５ｍ　はメモリ、 ｔ６＋〜１６ｍ出力側カウンタ、 ｔ７ｔ〜１７４は比較回路。 ドア、

Claims (1)

【特許請求の範囲】
1. （１）複数の被多重信号系からの入力信号を所定の伝送
   速度に変換して多重化部で多重化する多重化システムに
   おいて、 前記被多重信号系毎にその多重化前の入力信号を構成す
   るビット列中から所望ビット目のビットを計数する入力
   側カウンタと、 前記各入力側カウンタの計数値を各別に格納するメモリ
   手段と、 前記多重化部で多重化された出力信号中から前記被多重
   信号系毎に該当するビット列の所望ビット目のビットを
   計数する出力側カウンタと、前記各出力側カウンタの計
   数値とこれに対応する前記各メモリ手段からの計数値を
   各別に比較する比較手段とから構成したことを特徴とす
   る多重化システムの監視装置。