JPH0571113B2

JPH0571113B2 -

Info

Publication number: JPH0571113B2
Application number: JP60157366A
Authority: JP
Inventors: Tetsuo Ichikawa
Original assignee: Sony Tektronix Corp
Current assignee: Tektronix Japan Ltd
Priority date: 1985-07-17
Filing date: 1985-07-17
Publication date: 1993-10-06
Also published as: JPS6218595A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、コンピユータ・グラフイツク表示装
置、特に複数のフレーム・バツフアに異なる画像
信号を記憶させ、これらフレーム・バツフアを順
次読出して動画表示を行なう表示装置に関する。

〔従来の技術〕

コンピユータ・グラフイツク表示装置の分野に
おいて、表示器に動画を表示させることが知られ
ている。例えば特公昭53−26952号公報に開示さ
れている如く、２個のバツフア・メモリを設け、
一方のメモリに記憶された画像を表示している間
に、他方のメモリに次の画像を記憶し、これら動
作を交互に繰返して動画を表示する。このような
方式はダブル・バツフア方式として知られている
が、いわゆるストロボ効果が生じる。このストロ
ボ効果により、動いている物体が断続的に観察者
には見え、表示が不自然となる。

〔発明が解決しようとする問題点〕

本発明は、ダブル・バツフア方式で動画を表示
する場合に、ストロボ効果による影響を改善する
ものである。

〔問題点を解決するための手段〕

本発明の表示装置は、第１及び第２フレーム・
バツフアと、第１及び第２選択回路と、第１及び
第２フレーム・バツフアに画像信号を順次記憶さ
せると共に、第１及び第２選択回路に夫々第１及
び第２フレーム・バツフアの出力力信号の一方を
交互に選択させる制御手段と、第１選択回路の出
力信号及び第１デジタル値の掛算を行なう第１掛
算回路と、第２選択回路の出力信号及び第２デジ
タル値の掛算を行なう第２掛算回路と、第１及び
第２掛算回路の出力信号を加算する加算回路と、
この加算回路の出力信号により表示を行なう表示
器とを具えている。

〔作用〕

本発明では、時間経過に従い第１及び第２フレ
ーム・バツフアに画面が順次記憶されると共に、
読出される。そして、例えば、第１選択回路は常
に現在の画面を選択し、第２選択回路は常に直前
の画面を選択する。加算回路の出力信号は、現在
及び直前の画面の合成であるが、第１デジタル値
が第２デジタル値よりも大きいと、現在の画面成
分の方が大きくなる。よつて、小さい成分の直前
の画面によつて残像効果が生じ、動いている物体
が連続的に見えるようになる。

〔実施例〕

以下、添付図を参照して本発明の好適な実施例
を説明する。バス（データ線、アドレス線及び制
御線を含む）１０には、中央処理装置（CPU）
１２、固定デイスク装置等の大容量メモリ１４、
表示制御回路１６、フレーム・バツフア１８及び
２０を接続する。なお、CPU１２及び表示制御
回路１６は制御手段を構成する。また、フレー
ム・バツフア１８及び２０は、ビツト・マツプ・
プレーンであり、プレーンの数は表示色及び輝度
の要求に応じて決まる。これらフレーム・バツフ
アとして、例えばデユアル・ポート・メモリ（書
込みながら読出しのできるメモリ）が利用でき
る。また、バス１０には、入出力装置（Ｉ／Ｏ）
２２を介してホスト・コンピユータ２４を接続す
る。選択回路であるマルチプレクサ（MUX）２
６及び２８は夫々フレーム・バツフア１８及び２
０の一方の出力信号を選択する。デジタル掛算回
路３０は、表示制御回路からの第１デジタル値と
MUX２６の出力信号との掛算を行なう。補数回
路３２はこの第１デジタル値の２の補数である第
２デジタル値を求め、デジタル掛算回路３４はこ
の第２デジタル値とMUX２８の出力信号との掛
算を行なう。加算回路３６は、掛算回路３０及び
３４の出力信号の和を求め、表示器３８の画像信
号とする。表示器３８はラスタ走査型CRT、液
晶又はプラズマ等のフラツト・デイスプレイ装置
である。なお、表示制御回路１６は、フレーム・
バツフア１８及び２０の書込み／読出し動作、
MUX２６及び２８の選択動作、表示器３８のタ
イミング等を制御する。

次に、この実施例の動作を詳細に説明する。ま
ず、CPU１２の制御の下に、動画を表示するの
に必要な画像情報を、ホスト・コンピユータ２４
から大容量メモリ１４に転送する。次にCPU１
２及び表示制御回路１６の制御により以下の動作
を行なう。まず、第１画面及び第２画面をフレー
ム・バツフア１８及び２０に夫々書込み読出す。
MUX２６は常に現在の画面を選択し、MUX２
８は常に直前の画面を選択するように設定してあ
るので、MUX２６及び２８は夫々フレーム・バ
ツフア２０及び１８を選択する。（第２画面は第
１画面の次なので、第１画面が直前の画面とな
る。）現在の画面用の掛算回路３０の乗数（第１
デジタル値）の方が、直前の画面用の掛算回路３
４の乗数（第２デジタル値）よりも大きく設定し
てあるので、加算回路３６の出力信号では、現在
の画面成分の直前の画面成分よりも大きくなる。
表示器３８がラスタ走査型CRTのように輝度を
アナログ的に制御する場合は、加算回路３６の出
力信号をデジタル・アナログ変換器によりアナロ
グ信号に変換して、CRTの電子ビームを制御す
る。

次に第３画面を大容量メモリ１４からフレー
ム・バツフア１８に書込むと、フレーム・バツフ
ア１８が現在の画面を記憶し、フレーム・バツフ
ア２０が直前の画面を記憶することになる。よつ
て、MUX２６及び２８がフレーム・バツフア１
８及び２０を夫々選択して、上述と同様な動作を
行なう。更に、第４画面をフレーム・バツフア２
０に書込むと、MUX２６及び２８は夫々フレー
ム・バツフア２０及び１８を選択する。以後、同
様な動作を繰返す。なお、この実施例では、フレ
ーム・バツフア１８及び２０がデユアル・ポー
ト・メモリであることに注意されたい。

ところで、掛算回路３０及び３４は夫々２つの
デジタル信号の掛算を行なうので、出力信号のビ
ツト数が増えてしまう。表示器３８が必要とする
ビツト数が掛算回路の出力ビツト数よりも少ない
場合は、この出力信号の上位ビツトを利用すれば
よい。しかし、自然な残像効果を得るためには、
掛算回路３０及び３４の乗数の和で加算回路３６
の出力信号を除算する方がよい。このとき、乗数
の和が２のｎ数（ｎは正の整数）であれば、加算
回路３６の出力信号をｎ桁だけ下位ビツト方向に
シフトすれば、即ち、下位ビツトを切捨てれば、
乗数の和で割算したことになる。このように乗数
の和を２のｎ乗とするため、図示の実施例では補
数回路３２を用いて、第２デジタル値である掛算
回路３４の乗数を第１デジタル値である掛算回路
３０の乗数の２の補数にしている。しかし、この
補数回路３２の機能をCPU１２に持たせ、表示
制御回路１６が互いに２の補数である第１及び第
２デジタル値を掛算回路３０及び３４に夫々供給
するよにしてもよい。

上述は本発明の好適な実施例について説明した
が、本発明の要旨を逸脱することなく、種々の変
形が可能である。例えば、加算回路３６の出力信
号をシフト（下位ビツト切捨て）する代りに、割
算回路を設け、割算を行なつてもよい。また、フ
レーム・バツフアにデユアル・ポート・メモリの
代りに通常のRAM（同時に書込み及び読出しの
できないRAM）を用いる場合は、３つのフレー
ム・バツフアを用い、２つのフレーム・バツフア
が読出しを行なつているときに、３つ目のフレー
ム・バツフアが次の画面の書込みを行なうように
してもよい。

〔発明の効果〕上述の如く本発明によれば、現在の画面と直前
の画面が所定比率で合成されて、残像効果が得ら
れるので、ストロボ効果を軽減して、連続的な動
きの動画が得られる。また、本発明はこのままの
構成で半透明表示、即ち一方のフレーム・バツフ
アの画面の中に他方のフレーム・バツフアの画面
が透けて見えるように表示することもでき、応用
範囲が広がる。

【図面の簡単な説明】

添付図は本発明の好適な実施例のブロツク図で
ある。図において、１２及び１６は制御手段、１８及
び２０はフレーム・バツフア、２６及び２８は選
択回路、３０及び３４は掛算回路、３６は加算回
路、３８は表示器である。

Claims

【特許請求の範囲】

１第１及び第２フレーム・バツフアと、第１及
び第２選択回路と、上記第１及び第２フレーム・
バツフアに画像信号を順次記憶させると共に、上
記第１及び第２選択回路に夫々上記第１及び第２
フレーム・バツフアの出力信号の一方を交互に選
択させる制御手段と、上記第１選択回路の出力信
号及び第１デジタル値の掛算を行なう第１掛算回
路と、上記第２選択回路の出力信号及び第２デジ
タル値の掛算を行なう第２掛算回路と、上記第１
及び第２掛算回路の出力信号を加算する加算回路
と、該加算回路の出力信号により表示を行なう表
示器とを具えた表示装置。