JPH0310354A - データ転送制御システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はブロック分割されたデータバッファを転送元又
は転送先としてＤＭＡ　（ダイレクト・メモリ・アクセ
ス）転送を行うためのデータ転送制御システムに関し、
例えばシリアル通信による受信データをフレームもしく
はブロック毎データバッファへ格納するためのデータ転
送制御システムに適用して有効な技術に関するものであ
る。

〔従来技術〕

ＨＤＬＣ（ハイレベル・データ・リンク・コントロール
）手順などに準拠して情報をビットシリアルにやりとり
する場合には、ＳＣＩ　　（シリアル・３〜 コミュニケーション・インタフェース）コントローラが
フレームと呼ばれる単位でデータの送受信を行う。送受
信されたデータは、上位プロセッサの処理に委ねられる
が、ＳＣＩコントローラによるデータの送受信と上位プ
ロセッサによるデータ処理とは通常非同期で行われるた
め、送受信データは一旦データバソファに格納される。

このような場合に、ＳＣＩコントローラが受信したデー
タをフレームのようなブロック単位でデータバッファに
転送したり、転送すべきデータをブロック単位でデータ
バッファからＳＣＩコントローラに転送したりするとき
、上位プロセッサの負担を軽減して複数のデータブロッ
クを効率的に転送するには、ＤＭＡ　（ダイレクト・メ
モリ・アクセス）コントローラがサポー１〜するデータ
チエイン機能を利用することができる。

このデータチエイン機能を利用する場合、上位プロセッ
サは、多数用意したバッファ領域を、ポインタとして機
能する記述子によって次々と連結させるだめのデータ転
送制御テーブルを予めメモす上に形成しておく。このデ
ータ転送制御テーブルを構成する個々の記述子は、デー
タ転送元又はデータ転送先とされるバッファ領域の先頭
アドレス、及び連鎖される次の記述子の先頭アドレスな
どを含む。例えば受信データをデータバッファにブロッ
ク転送する場合、上位プロセッサは、その動作を指示す
る所定のチエインブロック転送モードをＤＭ八へントロ
ーラのモードレジスタに設定した後、最初に受信データ
を転送すべきバッファ領域を示す記述子の先頭アドレス
（カレントディスクリブタアドレス）、受信データを転
送すべき末尾のバッファ領域の次のバッファ領域を示す
記述子の先頭アドレス（エラーディスクリブタアドレス
）、そして個々のバッファ領域に共通の大きさをバイ１
〜単位で示すバッファ長などを、ＤＭＡコントローラ内
部の所定レジスタに初期設定する。

このようにして初期設定が行われた後、ＳＣＩコントロ
ーラから転送要求があると、ＤＭＡコントローラは、カ
レントディスクリブタアドレスレジスタに初期設定され
ている値に従って所定の記述子を読み込み、読み込んだ
記述子が示すバッファ領域にＳＣＩコン１ヘローラの受
信データを転送制御する。このようにしてブロックデー
タが所定のバッファ領域に転送されると、Ｉ）　Ｍ　Ａ
コントローラは、カレン１〜デイスクリブタアドレスレ
ジスタの値を、先に読み込んだ記述子が保有する次に連
鎖する記述子のスタードア１ヘレスに更新してバッファ
領域の切り換え処理を行い、次のブロックデータの転送
を継続する。

バッファ領域の切り換え処理を行ったとき、カレン１ヘ
デイスクリプタアドレスとエラーディスクリブタアドレ
スが一致したときには、既に受信データの処理を終え、
たバッファ領域が存在しなくなっているため、ＤＭＡコ
ントローラはデータ転送を終了する。

尚、データチエイン方式のＤＭＡ転送について記載され
た文献の例としては昭和６３年７月株式会社日立製作所
発行のｒＨＤ６４．１８０ｓ、ＮＰＵハードウェアマニ
ュアル」第３７８頁から第４００頁がある。

〔発明が解決しようとする課題〕

しかしながら、複数のブロックデータをＤＭＡ転送する
従来方式では、ブロックデータ毎に転送制御テーブルに
含まれる記述子の先頭アドレスや、当該記述子によって
指定されるバッファ領域のメモリアドレスなどを読み込
んでからＤＭＡ転送を行わなければならないため、バッ
ファ領域の切り換えに時間がかかるという問題点があっ
た。例えば、通信制御装置とデータバッファとの間でデ
ータチエイン転送などを行うとき、バッファ領域を切り
換えるときのオーバーヘッドが大きいと、これによって
通信速度が制限されてしまう。

また、上位プロセッサはデータ転送されたバッファ領域
のデータに対して所定の処理を行うが、処理されたバッ
ファ領域に再びＤＭＡ転送を可能にするには、上位プロ
セッサはデータバッファへの処理状態に応じて、上記エ
ラーディスクリブタアドレスなどをＤＭＡコントローラ
に再設定しなければならず、そのための制御も複雑にな
ってしまう。

本発明の目的は、複数のブロックデータ（ピ対するＤＭ
Ａ転送効率を向上させすることができるデータ転送制御
システムを提供することにある。また、本発明の別の目
的は、複数のブロックデータをブロック分割されたデー
タバッファにＤＭＡ転送するとき、プロセッサの負担を
軽減することができると共に、制御手順を簡素化するこ
とができるデータ転送制御システムを提供することにあ
る。

本発明の前記ならびにそのほかの目的と新規な特徴につ
いては本明細書の記述及び添付図面から明らかになるで
あろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、ブロック分割されたデータバッファの各ブロ
ック毎に対応するブロックステータスの保持領域を、Ｄ
　Ｍ、　Ａコントローラ及びプロセッサの双方がリード
・ライト可能に用意し、ＤＭＡコントローラがリードし
たブロックステータスが第１の状態にあるとき、当該ブ
ロックステータスに対応するブロックへのＤＭＡ転送を
ＤＭＡコントローラに許容すると共に、データ転送され
たブロックに対応するブロックステータスをＤＭＡコン
トローラに第２の状態に変更させ、当該ブロックのデー
タがプロセッサで処理されて当該ブロックステータスが
再び第１の状態に変更されるまで斯るブロックステータ
スに応するブロックへのデータ転送を禁止するようにす
るものである。

このとき、プロセッサは、リードしたブロックステータ
スが第２の状態にあるとき、当該ブロックステータスに
対応するブロックのデータを処理し、処理を行ったブロ
ックに対応するブロックステータスを第１の状態に設定
変更する。

Ｄ　Ｍ、　Ａコントローラ及びプロセッサの双方による
ブロックステータスの管理ならびにデータバッファに対
するアクセス制御を容易化するには、上記ブロックステ
ータスの保持領域を、対応ブロックの定義領域に含めて
おくとよい。

また、連続的に連鎖するブロックの順番にブロック定義
領域をデータ転送制御テーブルに形成するようにし、こ
のときプロセッサは、データバッファの先頭アドレス、
各ブロックに共通のブロック長並びにブロック数、そし
て上記転送制御テーブルの先頭アドレスを、ＤＭＡコン
１ヘローラに初期設定し、初期設定された条件に従って
ＤＭＡコントローラが、データバッファのブロックを連
鎖させるように順番に指定してＤＭＡ転送を行うように
する。

このとき、データバッファの利用効率を高めるには、デ
ータバッファのブロックをループ状に連鎖させるように
順番に指定して利用すればよい。

そして、ＤＭＡコントローラによる上記転送制御テーブ
ルのアクセス速度を速めるには当該転送制御テーブルを
内蔵するＤＭＡコントローラを用いることができる。さ
らに、ＤＭＡコントローラが所定のブロックにデータを
転送したとき、斯るＤＭＡコントローラが、当該ブロッ
クの先頭アドレスとデータ転送語数とをブロック定義領
域に設定するようにすれば、プロセッサは、各ブロック
の先頭アドレスを予め定義領域に定義しておく手間が省
かれる。

〔作　用〕

上記した手段によれば、データバッファにデータ転送を
行うＤＭＡコン１ヘローラと、データバッファに転送さ
れたデータを処理するプロセッサとが共有する上記ブロ
ックステータスは、」一つのブロックに対するデータ転
送処理とデータ処理とが交互に行われるように互いの処
理を調停するように作用し、このことが、データ転送さ
れたブロックデータの不所望な破壊を防止しながら、Ｄ
ＭＡコントローラによる転送継続のための制御を単純化
する。言い換えるなら、ＤＭＡコントローラによるデー
タバッファへのデータ転送と、データバッファに転送さ
れたデータに対するプロセッサの処理との繰り返しにお
いて、プロセッサによるＤＭＡコントローラに対するデ
ータ転送制御条件の再設定を必要としなくなる。

これに加えて、データバッファのブロック及びブロック
定義領域を順番に連鎖させるための情報がＤＭＡコント
ローラに初期設定され、初期設定］１ された情報に基づいてＤＭＡコントローラ自らがデータ
バッファのブロックを連鎖させるように順番に指定して
ＤＭＡ転送を行うことは、ブロックの切り換えに際して
連鎖されるべき次のブロックの所在を示す情報を得るた
めに、従来のように次の記述子の所在を示す情報や、そ
の情報によって指定される記述子に含まれるメモリアド
レスを複数回に分けて読み込む処理を必要としないよう
に作用し、これによってデータバッファのブロックを切
り換える処理の高速化を達成する。

そして、転送方向が逆の場合にも上記同様に作用する。

〔実　施　例〕

第１図には本発明の一実施例に係るデータ転送制御シス
テムのブロック図構成例が示される。

同図において１は通信コントローラであり、ＳＣＩコン
トローラ２及びＤＭＡコントローラ３などを含み、送受
信データや各種パラメータなどを格納するＲＡＭ　（ラ
ンダム・アクセス・メモリ）で成るようなメインメモリ
４やホストプロセッサ＝１２ ５などの上位レイヤとシステムバス６を介してインタフ
ェースされると共に、通信回線ＴＬ、ＲＬにて送受信さ
れる情報に対して所定の通信プロ１ヘコルに従った処理
を行う。特に制限されないが、この通信コントローラ１
は、公知の半導体集積回路製造技術番４−よってシリコ
ンのような１個の半導体基板に形成されている。

上記ＳＣＩコントローラ２は、特に制限されないが、送
信回線ＴＬ及び受信回線ＲＬを介して他局に接続される
回線制御部や、この回線制御部によるデータ送受信に必
要なプロトコル処理のための制御部、そして送受信すべ
きデータを先入れ先出し形式で一時的に蓄えるバッファ
などを含む。

斯るＳＣＩコントローラ２は、回線制御部から入力され
るフレームと、ホストプロセッサ５から与えられるコマ
ンドを内部で処理して、ビットシリアルに情報を送受信
制御処理する。例えば、入力フレームに対しては応答フ
レームを、そしてコマンドに対しては応答ステータスを
生成する。入力フレームに対する処理は、そのフレー１
１の種類を解読してフィールドを切り分け、そのフレー
ムの種類に応する処理を内蔵制御部に与えたり、情報フ
ィールドのデータを内蔵バッファに順次蓄えていく。こ
の処理の結果に対しては応答フレームが生成される。上
位レイヤから与えられるコマンドは送信起動コマンドな
どであり、内蔵制御部はそのコマンドを実行した処理結
果に応じて応答ステータスを生成し、これを」二値レイ
ヤに返す。

上記ＤＭＡコン１ヘローラ３は、ＳＣＩコントローラ２
からのＤＭＡ転送要求に従って、ＳＣＩコントローラ２
が受信したデータを直接メインメモリ４の所定領域に転
送制御したり、メインメモリ４の所定領域に格納されて
いる送信すべきデータを直接ＳＣＩコントローラ２に転
送制御したりする。

メインメモリ４に転送された受信データはホストプロセ
ッサ５のデータ処理に供され、また送信すべきデータは
ホストプロセッサ５によるデータ処理を介して生成され
ているが、ＳＣＩコントローラ２によるデータの送受信
はフレームを単位として行われるため、メインメモリ４
上の送受信データもフレーム毎に区別されたブロックデ
ータとして格納されている。

送受信データをフレーム単位で区別してメインメモリ４
に格納するため、メインメモリ４にはブロック分割され
たデータバッファ１０が形成されている。このデータバ
ッファ１０は、特に制限されないが、ｎ分割された第１
ブロックＢＬＫＩ乃至第１ブロックＢＬＫＩに分割され
ている。各ブロックのブロック長は全て同一とされ、デ
ータノくッファ１０は連続するアドレス空間に配置され
ている。そして各ブロックＢＬＫＩ〜Ｂ　ＬＫ　ｎを定
義するための領域として、例えばメインメモリ４に転送
制御テーブル１］が形成されている。この転送制御テー
ブル１１は、上記第１ブロックＢＬＫ１〜第ｎブロック
ＢＬＫｎに夫々対応する第１記述子ＤＣＲＰＩ−第１記
述子ＤＣＲＰｎを含み、各記述子には、ブロックステー
タス、ブロック先頭アドレス、及び転送語数を保持する
領域が１ノベイトづつ設けられている。それら記述子Ｄ
ＣＲＰ５ １〜ＤＣＲＰｎは連続するアドレス空間に配置されてい
る。

上記ブロック先頭アドレスは、それを含む記述子に対応
するブロックのスタートアドレスを意味する。例えば第
１記述子ＤＣＲＰ１に書き込まれるブロック開始アドレ
スは第１ブロックのスター１へアドレスとされる。転送
語数は、それを含む記述子に対応するブロックに格納さ
れているブロックデータのバイト数を表す。例えば第１
記述子ＤＣＲＰ　１に書き込まれる転送語数は第１ブロ
ックＢＬＫＩに格納されるブロックデータのバイト数と
される。

ブロックステータスは、特に制限されないが、その状態
Ｏにより、対応ブロックへのデータの書き込みを許容す
るステータスとみなされ、またその状態１により、対応
ブロックからのデータの読み出しを許容するステータス
とみなされる。このように定義されたブロックステータ
スは、データバッファ１０がＤＭＡ転送における転送元
になるか転送先になるかにより、言い換えるなら、デー
６ タバツフア１０に受信データが書き込まれるか、或いは
送信すべきデータが書き込まれるかにより、ＤＭＡコン
トローラ３及びホス１−プロセッサ５にとって夫々固有
の意味を持つ。

即ち、ＳＣＩコントローラ２が受信したデータをＤＭＡ
コントローラ３によりデータバッファ］Ｏにブロック転
送する場合には、ＤＭＡコントローラ３にとってブロッ
クステータスは、それを含む記述に対応するブロックに
対するＤＭＡ転送の可否を意味するステータスとみなさ
れ、特に制限されないが、ブロックステータスが状態Ｏ
のときには対応ブロックに対するＤＭＡ転送を許容し、
状態１のときには対応ブロックに対するＤＭＡ転送を禁
止するという意味を持つ。このときホストプロセッサ５
にとってブロックステータスは、それを含む記述子に対
応するブロックへの処理の可否を意味するステータスと
みなされ、ブロックステータスが状態１のときには対応
ブロックのデータを読み出して処理することを許容し、
状態Ｏのときには対応ブロックのデータを読み出して処
理することを禁止するという意味を持つ。

一方、送信すべきデータをホストプロセッサ５がデータ
バッファ１０に書き込み、書き込まれたデータをＤＭＡ
コントローラ３がＳＣＩコントローラ２にブロック転送
する場合には、ホストプロセッサ５にとってブロックス
テータスは、それを含む記述子に対応するブロックに対
するデータの書き込みの可否を意味するステータスとみ
なされ、ブロックステータスが状態Ｏのときには対応ブ
ロックに対するデータの書き込みを許容し、状態１のと
きには対応ブロックに対するデータの書き込みを禁止す
るという意味を持つ。このときＤＭＡコントローラ３に
とってブロックステータスは、それを含む記述子に対応
するブロックを転送元とするＤＭＡ転送の可否を意味す
るステータスとみなされ、ブロックステータスが状態１
のときには対応ブロックのデータをＤＭＡ転送すること
を意味し、状態Ｏのときには対応するブロックのデータ
に対するＤＭＡ転送を禁止するという意味を持つ。

ブロックステータスに対して斯様な定義が与えられたと
き、ＤＭＡコントローラ３及びホストプロセッサ５は、
特に制限されないが、ブロックステータスを参照しなが
ら次に挙げる処理を行うようになっている。

ＳＣＩコントローラ２が受信したデータをｌ）　ＭＡコ
ントローラ３によりデータバッファ１０にブロック転送
する場合には、第１図に示されるように、ＤＭＡコン１
ヘローラ３は、所定の記述子に含まれるブロックステー
タスを読み込み（■）、これが状態Ｏであるなら、当該
記述子に対応するブロックに受信データを転送しく■）
、その後当該記述子のブロックステータスを状態１に書
き換えると共に、その記述子にブロック先頭ア１くレス
と転送語数を書き込む（■）。ブロックステータスが状
態１である場合には、それが状態Ｏに反転されるまで、
言い換えるなら当該ブロックステータスに対応するブロ
ックのデータがホス１−プロセッサ５により処理される
まで、ＤＭＡコントローラ３は、斯るブロックへのデー
タ転送を休止する。

９ 一方、ホストプロセッサ５は、ＤＭＡコントローラ３に
よるデータ転送が行われていないとき、所定の記述子に
含まれるブロックステータスを読み込み（■）、これが
状態１であるなら、当該記述子に含まれているブロック
先頭アドレスや転送語数をリードしく■）これを用いて
対応するブロックの受信データを読み出して処理しく■
）、その後当該記述子のブロックステータスを状態Ｏに
書き換える（■）。ブロックステータスが状態０である
場合には、それが状態１に反転されるまで、言い換える
なら、当該ブロックステータスに対応するブロックに受
信データがＤＭＡ転送されるまで、ホストプロセッサ５
は斯るブロックへの処理を行わない。

送信すべきデータをホストプロセッサ５がデータバッフ
ァ１０に書き込み、書き込まれたブータラＤ　Ｍ　Ａコ
ントローラ３がＳＣＩコントローラ２にブロック転送す
る場合には、第２図に示されるように、ホス１〜プロセ
ツサ５は、所定の記述子に含まれるブロックステータス
を読み込み（■）、２０ これが状態Ｏであるなら、当該記述子に対応するブロッ
クに送信すべきデータを書き込み（■）、その後当該記
述子のブロックステータスを状態１に書き換えると共に
、その記述子にブロック先頭アドレスと転送語数を書き
込む（■）。ブロックステータスが状態１である場合に
は、それが状態Ｏに反転されるまで、言い換えるなら、
当該ブロックステータスに対応するブロックのデータが
ＤＭＡコントローラ３によりＳＣＩコントローラ２に転
送されるまでホストプロセッサ５は、斯るブロックへの
データの書き込みを休止する。一方、ＤＭＡコントロー
ラ３は、ホストプロセッサ５によるデータの書き込みが
行われていないとき、所定の記述子に含まれるブロック
ステータスを読み込み（■）、これが状態１であるなら
、当該記述子に含まれているブロック先頭アドレスや転
送語数をリードしく■）、これを用いて対応するブロッ
クのデータをＳＣＩコントローラ２にＤＭＡ転送しく■
）、その後当該記述子のブロックステータスを状態Ｏに
書き換える（■）。プロツクステ−タスが状態Ｏである
場合には、それが状態１に反転されるまで、言い換える
なら、当該フロックステータスに対応するブロックに送
信すべきデータが書き込まれるまで、ＤＭＡコントロー
ラ３は、斯るブロックへのＤＭＡ転送処理を行わない。

第３図には、上記ＤＭＡコントローラ３の一例が示され
る。このＤＭＡコントローラ３は、上記転送制御テーブ
ル１１やデータバッファ１０を利用したブロックデータ
のＤＭＡ転送制御に利用されるレジスタセットとして、
例えば以下に説明する各種レジスタを有する。第３図に
おいて２０はモードレジスタであり、ＳＣＩコントロー
ラ２が受信したデータをデータバッファ１０にＤＭＡ転
送する動作モードやホストプロセッサ５がデータバッフ
ァ１０に書き込んだ送信すべきデータをＳＣＩコントロ
ーラ２にＤＭＡ転送する動作モードなどがホスｌ−プロ
セッサ５によって設定される。

２１はコン１−ロールレジスタ群であり、上記データバ
ッファ１０や転送制御テーブル１１の領域を指定したり
、それらに含まれるブロックや記述子を順番に連鎖させ
るために必要な情報などがホストプロセッサ５により初
期設定されるようになっており、そのためのレジスタと
して、転送制御テーブル先頭アドレスレジスタ２２、デ
ータバッファ先頭アドレスレジスタ２３、ブロック長レ
ジスタ２４、及びブロック数レジスタ２５、を含む。

このコントロールレジスタ群２１に含まれるレジスタに
は、データ入出力バッファ３５を介して外部からデータ
が与えられるが、そのときのレジスタの選択は、アドレ
ス人出カバソファ３６を通して外部から与えられるアド
レス信号によって行われるようになっている。尚、デー
タ入出力バッファ３５及びアドレス人出カバソファ３６
はホストプロセッサ５並びにＳＣＩコントローラ２の双
方とインタフェースされるようになっている。

２７はワークレジスタ群であり、例えばＤＭＡコントロ
ーラ３がリードしたブロックステータスや転送制御テー
ブル１１に書き込むべきブロックステータスを保持する
ブロックステータスレジスタ２８、ブロック先頭アドレ
スレジスタ２９、ブ３ ０ツク毎のデータ転送語数をバイト単位で保有するデー
タ転送語数カラン１〜レジスタ３０、及びデータバッフ
ァ１０の先頭ブロックから何番目のブロックを現在利用
しているかを示すブロック数カウントレジスタ３１を含
む。そして、転送制御テーブル１１をアクセスするため
のアドレスは転送制御テーブルアドレスレジスタ３２が
保有し、又、データバッファ１０をアクセスするための
アドレスはデータバッファアドレスレジスタ３３が保有
するようになっている。

コン１−ロールレジスタ群２１に含まれるレジスタ２２
〜２５がホス１〜プロセツサ５により初期設定されると
、レジスタ２２に設定された転送制御テーブルの先頭ア
ドレスがレジスタ３２に内部転送されると共に、レジス
タ２３に初期設定されたデータバッファの先頭アドレス
がレジスタ３３に内部転送される。転送制御テーブルア
ドレスレジスタ３２が保有するアドレスによって転送制
御テブル１１をアクセスすると、当該レジスタ３２のア
ドレスは演算部４０により次のメモリアドレ４ スにインクリメントされる。同様にデータバッファアド
レスレジスタ３３が保有するアドレスによってデータバ
ッファ１０をアクセスすると、当該レジスタ３３のアド
レスは演算部４０により次のメモリアドレスにインクリ
メン１−される。そしてデータバッファ１０がバイト単
位でアクセスされる毎にデータ転送語数がカラン１〜レ
ジスタ３０の値が演算部４０によりインクリメント又は
ディクリメントされる。インクリメントするかデイクリ
メン１〜するかは、データ転送モートに従って決定され
る。即ち、受信データのＤＭＡ転送モー１−の場合には
インクリメントされ、最終的に、１つのブロックに転送
されたブロックデータの転送語数を保有することになる
。このとき、当該レジスタ３０が最終的に保有すること
になるデータ転送語数は、１つのブロックに対するＤＭ
Ａ転送が終了されたとき、そのブロックに対応する記述
子に書き込まれるようになっている。送信データのＤＭ
Ａ転送モードの場合には、所定の記述子から読み込んだ
転送語数を初期値として順次ディクリメン１−される。

このとき、当該レジスタ３０の値が０にクリアされると
、ＤＭＡ制御部４１はブロックの切り換え処理を行う。

受信データのＤＭＡ転送を行っている場合におけるブロ
ック切り換え処理は、ＳＣＩコントローラ２が受信デー
タのフレーム末尾を検出することに連動してＤＭＡ制御
部４１に与えられる。

上記ブロック切り換え処理は、当該処理が指示されたと
きのブロック数カウントレジスタ３］の値と、ブロック
長レジスタ２４の設定値とを剰乗し、これによって得ら
れたメモリアドレスによって上記データバッファアドレ
スレジスタ３３の値を書き換えるこ°とによって行われ
るようになっている。このブロック切り換え処理が行わ
れたときには、転送制御テーブルレジスタ３２の値も次
のメモリアドレスに更新され、これによって、切り換え
られたブロックに対応する記述子もリード可能になる。

受信データのＤＭＡ転送モードが設定されているときに
データバッファアドレスレジスタ３３にブロックの先頭
ア１（レスが書き込まれると、その先頭アドレスはブロ
ック先頭７１〜レスレジスタ２９に保持されるようにな
っている。斯るレジスタ２９に保持されているブロック
先頭アドレスは、当該ブロックに対するＤＭＡ転送が終
了されたとき、そのブロックに対応する記述子の所定領
域に書き込まれる。このようにして記述子に書き込まれ
たブロック先頭アドレスは、ホス１へプロセッサ５がそ
の記述子に対応するブロックのデータを読み出すときに
利用される。一方、送信データのＤＭＡ転送モードが設
定されているときには、送信すべきデータのブロックに
対応する記述子が保有するブロック先頭アドレスを上記
ブロック先頭アドレスレジスタ２９に読み込み、この値
をデータバッフデア１ヘレスレジスタ３３に内部転送し
て当該ブロックのメモリアドレスを順次生成していって
もよいが、受信データのＤＭＡ転送動作と同じ＜ＤＭＡ
コントローラ３の内部制御に基づくブロック切り換え処
理に従ってそのデータバッファアドレスレジスタ３３に
保持されているブロックの７ 先頭アドレスを利用するようにしてもよい。

ＤＭＡ転送制御部４１は、ブロック数レジスタ２５の値
とブロック数カウントレジスタ３１の値が一致するかを
監視し、これが一致したとき、言い換えるなら、データ
バッファ１ｏの最終のブロックを利用したＤＭＡ転送を
終了したときには、転送制御テーブルアドレスレジスタ
３２をレジスタ２２が保有する転送制御テーブル先頭ア
ドレスによって書き換えると共に、データバッファアド
レスレジスタ３３をレジスタ２３が保有するデータバッ
ファ先頭アドレスによって書き換える。これにより、デ
ータバッファ１０のブロックを、ループ状に連鎖させて
順番に利用可能になる。また、ＤＭＡ転送制御部４１は
、転送制御テーブル１１の記述子からブロックステータ
スレジスタ２８に読み込んだブロックステータスの状態
を判定すると共に、その判定結果と、モー１（レジスタ
２０に設定されているＤＭＡ転送モードとの関係に従っ
て、当該記述子に対応するブロックに対するＤＭＡ転送
が許容されているか否かを判別する。そし８ てそのブロックに対するブロックデータの転送を終。え
てブロックの切り換え処理を行うとき、ブロックステー
タスレジスタ２８におけるブロックステータスの状態を
反転し、この反転したブロックステータスによって斯る
記述子のブロックステータスを書き換え制御する。

ＤＭＡコントローラ３に対するＤＭＡ転送要求は、特に
制限されないが、ＳＣＩコントローラ２から出力される
ＤＭＡリクエスト信号Ｄ　ＲＥ　ＱがＤＭＡ制御部４１
にアサートされることによって与えられる。ＤＭＡ転送
要求があると、ＤＭＡ制御部４１はホス１へ制御部４２
を介してホス１〜プロセツサ５にバスリフニス１〜信号
ＢＲＥＱをアサートし、これに応答してホストプロセッ
サ５がパスアクルッジ信号ＢＡＣＫをアサ−１へするこ
とによってＤＭＡコントローラ３がバス権を獲得する。

これにより、ＤＭＡ制御部４１はＤＭＡアクルッジ信号
をアサートしてＳＣＩコントローラ２のＤＭＡ転送要求
に承認を与える。ＤＭＡ制御部４１は、特に制限されな
いが、この承認を与えた後上記ブロックデータのＤＭＡ
転送に必要な制御を開始する。尚、ホスト制御部４２は
、必要に応じて割り込み信号ＩＲＱやＤＭＡ転送終了信
号ＤＥＮＤをホスｌ−プロセッサ５に与えるようになっ
ている。

次に上記実施例のシステムにおける受信データのＤＭＡ
転送動作の一例を第４図を中心に説明する。

ホス１〜プロセツサ５が、上記レジスタ２２〜２５に、
転送制御テーブル先頭アドレス、データバッファ先頭ア
ドレス、ブロック長、そしてブロック数を初期設定しく
５ＴＩ）、次いで、モードレジスタ２０に受信データの
ＤＭＡ転送モードを設定することにより（Ｓｒ１）　、
ＤＭＡコントローラ３は、ＳＣＩコントローラ２が受信
したデータをデータバッファ１０にＤＭＡ転送可能にさ
れる。

現在までのホストプロセッサ５とＤＭＡコントローラ３
の処理により、例えばデータバッファ１０の第ｊブロッ
クＢＬＫｊと第ｊブロックＢ　ｒ、　Ｋ　ｊに未処理受
信データが残されているとする。この状態でＤＭＡコン
１ヘローラ３にＳＣＩコントローラ２からＤＭＡ転送要
求があると（Ｓｒ１）、ＤＭＡコントローラ３はホス１
〜プロセツサ５にバス権を要求しく５Ｔ４−）、それが
承認されてバス権を獲得することにより（Ｓｒ５）、Ｓ
ＣＩコン１ヘローラ２にＤＭＡ転送要求の承認を与える
（Ｓｒ６）。そしてＤＭＡコントローラ３は、そのとき
転送制御テーブルアドレスレジスタ３２が保有している
第に番目の記述子ＤＣＲＩ　Ｐ　ｋの先頭７１ヘレスを
利用してブロックステータスＢＳＴｋをブロックステー
タスレジスタ２８に読み込む（Ｓｒ１）。読み込まれた
ブロックステータスＢ　Ｓ　Ｔ　ｋはＤＭＡ制御部４１
によりその状態が判定され、状態０である場合には、そ
のときデータバッファアドレスレジスタ３３が保持して
いる第に番目のブロックＢＬＫｋの先頭アドレスを利用
して、当該ブロックＢＬＫｋに、ＳＣＩコントローラ２
から受信データが順番にＤＭＡ転送される（Ｓｒ１）。

受信データのフレーム末尾がＳＣＩコントローラ２によ
って検出されると、当該ブロックＢＬＫＩ ｋへのＤＭＡ転送が所定のタイミングで停止される。こ
れによりＤＭＡ制御部４１はブロックステータスレジス
タ２８が保持するブロックステータスＢＳＴｋを状態１
に反転させて、記述子ＤＣＲＰｋのブロックステータス
保持領域を書き換えると共に、その時ブロック先頭アド
レスレジスタ２９に保持されている当該ブロックＢＬＫ
ｋの先頭アドレス、並びにそのときデータ転送語数カウ
ントレジスタ３０が保有している転送語数を、その記述
子ＤＣＲＰｋの第２パイ１〜目及び第３バイト目に書き
込む（Ｓｒ９）。これにより、ブロックＢ　Ｌ　Ｋ　ｋ
に格納された受信データに対するホス］・プロセッサ５
の処理が許容される。そして、ＤＭＡコン１ヘローラ３
は、信号ＤＥＮＤをアサ−１〜すると共に、信号ＢＲＥ
Ｑをネゲートして（ＳＴＩＯ）、受信データの転送終了
とバス権の放棄とをホス１へプロセッサ５に通知する。

これによってバス権を獲得した（ＳＴＩＩ）ホストプロ
セッサ５は、内部動作制御手順に従って、受信データの
処理を継続するため、第１番目の記２ 連子ＤＣＲＰ　ｊからブロックステータスＢＳＴ］を読
み込む（ＳＴ１２）。このブロックステータスＢＳＴｊ
が状態１であることを検出すると、弓き続いて当該記述
子Ｄ　ＣＲＰ　ｊからブロック先頭アドレス及び転送語
数をリードしく５Ｔ１３）、これに基づいて対応する第
１番目のブロックＢ　ＬＫｌに格納されている受信デー
タを読んで所定のデータ処理を行い（ＳＴ１４．）、そ
の後期る記述子ＤＣＲＰｉのブロックステータスＢ５Ｔ
ｉを状態Ｏに書き換えて（ＳＴ１５）、ブロックＢ　Ｌ
　Ｋｊへの新たな受信データの格納を許容する。　上記
実施例によれば以下の作用効果を得ることができる。

（１）ブロック分割されたデータバッファ〕−０の各ブ
ロックＢＬＫＩ〜ＢＫＬｎ毎に対応するブロックステー
タスの保持領域を、ＤＭＡコントローラ３及びホストプ
ロセッサ５の双方がリード・ライト可能に設けられ、Ｄ
ＭＡコン１ヘローラ３がリードしたブロックステータス
が状態０であるとき、当該ブロックステータスに対応す
るブロックへのＤＭＡ転送をＤ　Ｍ　Ａコントローラ３
に許容すると共に、データ転送されたブロックに対応す
るブロックステータスをＤＭＡコントローラ３に状態工
に変更させ、当該ブロックのデータがホス１へプロセッ
サ５で処理されて当該ブロックステータスが再び状態Ｏ
に変更されるまで斯るブロックステータスに応するブロ
ックへのデータ転送を禁止するようになっている。この
とき、ホス１〜プロセツサ５は、リーＩ〜したブロック
ステータスが状態１であるとき、当該ブロックステータ
スに対応するブロックのデータを処理し、処理を行った
ブロックに対応するブロックステータスを状態０に設定
変更する。このよ°うに各ブロックＢ　Ｌ　Ｋ　］、〜
ＢＬＫｎに１対１対応するブロックステータスＢ５Ｔｌ
〜ＢＳＴｎは、１つのブロックに対するデータ転送処理
とデータ処理とが交互に行われるように互いの処理を調
停するように作用するから、これにより、データ転送さ
れたブロックデータの不所望な破壊を防止しながらＤＭ
Ａコン１ヘローラ３による転送継続のための制御を単純
化することができる。言い換えるなら、ＤＭＡコントロ
ーラ３によるデータバッファ１０へのデータ転送と、デ
ータバッファ１０に転送されたデータに対するホス１〜
プロセツサ５の処理との繰り返しにおいて、ホス１−プ
ロセッサ５によるＤＭＡコントローラ３に対するデータ
転送制御条件の再設定を必要としないでも済むようにな
る。

（２）ブロックステータスを、その状態Ｏにより、対応
ブロックへのデータの書き込みを許容するステータスと
みなし、またその状態１により、対応ブロックからのデ
ータの読み出しを許容するステータスとみなすように、
斯るブロックステータスに対する意味付けをホス１〜プ
ロセツサ５及びＤＭＡコントローラ３に定義しておくと
、データバッファ１０がＤＭＡ転送における転送元にな
るか転送先になるかにより、言い換えるなら、データバ
ッファ１０に受信データが書き込まれるか、或いは送信
すべきデータが書き込まれるかにより、ＤＭＡコントロ
ーラ３及びホス１〜プロセツサ５は、そのブロックステ
ータスの意味あいを判定する。

；（５ したがって、送信すべきデータをホストプロセッサ５が
データバッファ１０に書き込む処理と、書き込まれたデ
ータをＤＭＡコントローラ３がＳＣエコン１ヘローラ２
にＤＭＡ転送する処理とに対しても、上記ブロックステ
ータスを利用して、］つのブブロクに対する処理が交互
に行われるように互いの処理を調停することができる。

（３）ブロックステータスの保持領域を、対応ブロック
の定義領域、即ち記述子に含めるようにすることにより
、ＤＭＡコントローラ３及びホストプロセッサ５の双方
によるブロックステータスの管理ならびにデータバッフ
ァ１ｏに対するアクセス制御を容易化することができる
。

（４）連続的に連鎖するブロックＢＬＫＩ〜ＢＬＫｎの
順番にブロック定義領域即ち記述子ＤＣＲＰ１〜Ｄ　Ｃ
ＲＰ−ｎをデータ転送制御テーブル１１に形成するよう
にし、このときホストプロセッサ５は、データバッファ
１０の先頭アドレス、各ブロックに共通のブロック長並
びにブロック数、そして上記転送制御テーブル１１の先
頭アドレスを、６ ＤＭＡコントローラ３に初期設定し、初期設定された条
件に従ってＤＭＡコントローラ３が、データバッファ１
０のブロックを連鎖させるように順番に指定してＤＭＡ
転送を行うようにすることにより、ブロックの切り換え
に際して連鎖されるへき次のブロックの所在を示す情報
を得るために、従来のように次の記述子の所在を示す情
報や、その情報によって指定される記述子に含まれるメ
モリアドレスを複数回に分けて転送制御テーブルから読
み込む処理を必要としなくなり、これによってデータバ
ッファ１０のブロックを切り換える処理の高速化を達成
することができる。

（５）上記作用効果（４）において、ＤＭＡコントロー
ラ３がデータバッファ］０をループ状に連鎖させるよう
に順番に指定して利用することにより、データバッファ
１０の利用効率を高めることができる。

（６）上記夫々の作用効果により、複数のブロックデー
タに対するＤＭＡ転送効率を向上させることができると
共に、ホス１〜プロセツサ５の負担を軽減することがで
き、これによりシステムのスループットを向上させるこ
とができる。

（７）転送制御テーブル１１をＤＭＡコントローラ３に
内蔵することにより、ＤＭＡコントローラ３による転送
制御テーブル１１のアクセス速度を速めることができる
。

（８）ＤＭＡコントローラ３が所定のフロックにデータ
を転送したとき、斯るＤＭＡコントローラ３が、当該ブ
ロックの先頭アドレスとデータ転送語数とをそのブロッ
クに対応する記述子に書き込むようにすることにより、
ホストプロセッサ５は、各ブロックの先頭アドレスなど
を予め各記述子に定義しておかなく、でもよくなる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能である。

例えば、上記実施例ではデータバッファとＳＣ■コント
ローラとの間でブロックデータをＤＭＡ転送する場合に
ついて説明したが、本発明はそれに限定されず、メモリ
間でのＤＭＡ転送にも適用することができる。また、Ｄ
ＭＡコンＩ−ローラ内部の各種レジスタの構成は上記実
施例に限定されず適宜変更することができる。また、転
送制御テーブルをＤＭＡコントローラに内蔵させる場合
には、当該テーブルを内外から夫々アクセス可能にして
おけばよい。ＤＭＡコン１へｕ−ラと、ＳＣＩコントロ
ーラのような入出力回路とは、夫々別チップで構成する
こともできる。

以上の説明では本発明者によってなされた発明を主とし
てその背景となった利用分野である通信コントローラを
含むシステムに適用した場合について説明したが、本発
明はそれに限定されるものではなく、ＤＭＡコントロー
ラと共にフロッピーディスクコントローラやハードディ
スクコン１へローラなどを含むシステムなどその他のシ
ステムにも広く利用することができる。本発明は、少な
くともブロックデータをＤＭＡ転送する条件のものに適
用することができる。

〔発明の効果〕

：１９ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、ＤＭＡコントローラとプロセッサとがリード
・ライト可能に共有するブロックステータスの状態に対
しては、データ転送方向やＤＭＡ転送モー１−に応して
夫々固有の意味付けが与えられ、ＤＭＡコントローラ及
びプロセッサは、その定義付けに照らしてブロックステ
ータスの状態を判定してブロックデータに対する所要の
処理を行い、その処理を終えた後には当該処理対象ブロ
ックに応するブロックステータスの状態を反転するよう
になっているから、ブロック分割されたデータバッファ
を転送元又は転送先とするＤＭＡ転送のためのＤＭＡコ
ントローラとプロセッサの処理に際し、上記ブロックス
テータスを参照することにより、１つのブロックに対す
る双方からの処理が交互に行われるように互いの処理を
簡単に調停することができるという効果がある。

したがって、データバッファ」二のブロックデー０ りに対する処理が行われる前にこれが不所望に書き換え
られてしまうことを防止して、ＤＭＡコントローラによ
る転送継続のための制御を単純化することができる。言
い換えるなら、ＤＭＡコントローラによるデータバッフ
ァへのデータ転送と、データバッファに転送されたデー
タに対するプロセッサの処理との繰り返しなどにおいて
、プロセッサによるＤＭＡコントローラに対するデータ
転送制御条件の再設定を行わなくても済むようになる。

また、ブロックステータスの保持領域を、対応ブロック
の定義領域に含めるようにすることにより、Ｄ　Ｍ、　
Ａコントローラ及びホスＩ・プロセッサの双方によるブ
ロックステータスの管理並びにデータバッファに対する
アクセス制御を容易化することができるという効果があ
る。

さらに、連続的に連鎖するブロックの順番にブロック定
義領域を転送制御テーブルに形成するようにし、このと
きプロセッサは、データバッファの先頭アドレス、各ブ
ロックに共通のブロック長並びにフロック数、そして上
記転送制御テーブルの先頭アドレスを、ＤＭＡコントロ
ーラに初期設定し、初期設定された条件に従ってＤＭＡ
コントローラが、データバッファのブロックを連鎖させ
るように順番に指定してＤＭＡ転送を行うようにするこ
とにより、ブロックの切り換えに際して連鎖されるへき
次のブロックの所在を示す情報を得るために、従来のよ
うに次の記述子の所在を示す情報や、その情報によって
指定される記述子に含まれるメモリアドレスを複数回に
分けて転送制御テーブルから読み込む処理を必要としな
くなり、これによってデータバッファのブロック切り換
え処理の高速化を達成することができるという効果があ
る。

このとき、ＤＭＡコントローラがデータバッファをルー
プ状に連鎖させるように順番に指定して利用することに
より、データバッファの利用効率を高めることができる
という効果がある。

上記夫々の効果により、複数のブロックデータに対する
ＤＭＡ転送効率を向」ニさせることがてきると共に、プ
ロセッサの負担を軽減することができ、これによりシス
テムのスループッ１〜を向」ニさせることができるとい
う効果がある。

そして、転送制御テーブルをＤＭＡコントローラに内蔵
することにより、ＤＭＡコントローラによる転送制御テ
ーブルのアクセス速度を速めることができ、また、ＤＭ
Ａコントローラが所定のブロックにデータを転送したと
き、斯るＤＭＡコントローラが、当該ブロックの先頭ア
ドレスとデータ転送語数とをそのブロックに対応する記
述子に書き込むようにすることにより、プロセッサは、
各ブロックの先頭アドレスなどを予め各記述子に定義し
ておかなくてもよくなる。

【図面の簡単な説明】

第１図は本発明に係るデータ転送制御システムの一実施
例を受信データのＤ　Ｍ　Ａ転送との関連において示し
たブロック図、 第２図は本発明に係るデータ転送制御システムの一実施
例を送信データのＤＭＡ転送との関連において示したブ
ロック図、 ４；（ 第３図は第１図及び第２図のシステムに含まれるＤＭＡ
コントローラの一例を示すブロック図、第４図はＩ）　
Ｍ　Ａコントローラによる受信データのＤ　Ｍ　Ａ転送
処理と、ホス１〜プロセツサによる受信データの処理と
の関係を示した一例動作説明図である。 １・通信コントローラ、２・・・ＳＣＩコントローラ、
３・・・ＤＭＡコントローラ、４・・メインメモリ、５
・・・ホス１−プロセッサ、６　システムバス、１０デ
ータバツフア、ＢＬＫＩ〜ＢＬＫｎ・・・ブロック、１
１・・転送制御テーブル、ＤＣＲＰＩ〜ＤＣＲＰ　ｎ・
・記述子、２０・モードレジスタ、２２・・転送制御テ
ーブル先頭７１へレスレジスタ、２３デ一タバツフア先
頭アドレスレジスタ、２４　・ブロック長レジスタ、２
５　・ブロック数レジスタ、２８・・・ブロックステー
タスレジスタ、２９・・ブロック先頭アドレスレジスタ
、３０・・データ転送語数カウントレジスタ、３１・・
・ブロック数カウントレジスタ、３２・・転送制御テー
ブルアドレスレジスタ、３３・・・データバッファアド
レスレジスタ、４１・・・ＤＭＡ制御部。 ４４

Claims (1)

1. 【特許請求の範囲】 １、データバッファを複数のブロックに分割して転送元
   又は転送先とし、他の記憶手段又はデータ入出力手段と
   の間でデータをＤＭＡ転送するデータ転送制御システム
   であって、分割された夫々のブロック毎に対応するブロ
   ックステータスの保持領域を、ＤＭＡコントローラ及び
   プロセッサの双方がリード・ライト可能に用意し、ＤＭ
   Ａコントローラがリードしたブロックステータスが第１
   の状態にあるとき、ＤＭＡコントローラは、当該ブロッ
   クステータスに対応するブロックへのＤＭＡ転送を行う
   と共に、データ転送されたブロックに対応するブロック
   ステータスを第２の状態に変更して、上記ブロックのデ
   ータに対するプロセッサの処理を許容し、且つ、その処
   理が済んで当該ブロックステータスがプロセッサにより
   第１の状態に戻されるまでそのブロックへの新たなデー
   タ転送を禁止するようにされて成るデータ転送制御シス
   テム。 ２、データバッファを複数のブロックに分割して転送元
   又は転送先とし、他の記憶手段又はデータ入出力手段と
   の間でデータをＤＭＡ転送するデータ転送制御システム
   であって、分割された夫々のブロック毎に対応するブロ
   ックステータスの保持領域を、ＤＭＡコントローラ及び
   プロセッサの双方がリード・ライト可能に用意し、上記
   ブロックステータスの第２の状態を、対応ブロックへの
   データの書き込みを許容するステータスとみなし、また
   その第１の状態を対応ブロックからのデータの読み出し
   を許容するステータスとみなすように、ブロックステー
   タスの意味付けが上記ＤＭＡコントローラ及びプロセッ
   サに定義され、ＤＭＡコントローラ及びプロセッサは、
   そのブロックステータスの定義付けに照らしてブロック
   ステータスの状態を判定し対応ブロックのデータに対す
   るアクセス制御を行い、その処理を終えた後、当該処理
   対象ブロックに応するブロックステータス保持領域の状
   態を反転するようにされて成るデータ転送制御システム
   。 ３、上記ブロックステータスの保持領域を対応ブロック
   の定義領域に含めた請求項１又は２記載のデータ転送制
   御システム。 ４、連続的に連鎖するブロックの順番にブロック定義領
   域をデータ転送制御テーブルに形成するようにし、上記
   プロセッサは、データバッファの先頭アドレス、各ブロ
   ックに共通のブロック長並びにブロック数、そして上記
   転送制御テーブルの先頭アドレスを、上記ＤＭＡコント
   ローラに初期設定し、初期設定された条件に従ってＤＭ
   Ａコントローラがデータバッファのブロックを順番に指
   定してＤＭＡ転送を行うようにされて成る請求項３記載
   のデータ転送制御システム。 ５、上記ＤＭＡコントローラは、データバッファのブロ
   ックをループ状に連鎖させるように順番に指定してＤＭ
   Ａ転送を行うようにされて成る請求項４記載のデータ転
   送制御システム。 ６、上記ＤＭＡコントローラが所定のブロックにデータ
   を転送したとき、ＤＭＡコントローラが、ブロック定義
   領域に、当該ブロックの先頭アドレスとデータ転送語数
   を設定する処理を行うようにされて成る請求項５記載の
   データ転送制御システム。