JPH03101142A - Manufacture of semiconductor device - Google Patents
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、テープキャリアに半導体チップを搭載した半
導体装置の製造方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method of manufacturing a semiconductor device in which a semiconductor chip is mounted on a tape carrier.
近年、デイスプレィ、電子計算機、センサーなど多量に
半導体を用いるデバイスにおいて、小型・薄型・高密度
化のため、半導体素子の搭載方法としてテープキャリア
方式が有望視されている。In recent years, the tape carrier method has been seen as a promising method for mounting semiconductor elements in devices that use a large amount of semiconductors, such as displays, electronic computers, and sensors, in order to make them smaller, thinner, and more dense.
しかしながら、従来のテープキャリアは、デバイス孔内
へ突き出したインナーリードを形成する必要があったた
め工程が複雑で、不安定なリードが変形するため歩留ま
りが悪く、このため極めてコストも高いという欠点があ
った。However, conventional tape carriers have the drawbacks of complicated processes because it is necessary to form inner leads that protrude into device holes, poor yields due to unstable leads deformation, and extremely high costs. Ta.
このような問題を解消するため、本発明者らは先に、デ
バイス孔へ突き出すリードを形成させることなく半導体
チップを実装する方法の発明をなし開示した。第３図に
示すように、まず絶縁性フィルム（１）と導電体（２）
を接着剤（３）ではりあわせたフレキシブル基板上に形
成された導電体パターンに、半導体チップ（５）をフェ
イスダウンで位置合わせをする。その後、絶縁性フィル
ム側からボンディングツール（７）を当接させ、絶縁性
フィルム（１）を介して導電体パターンのインナーリー
ド（８）の先端と半導体チップ上の電極（１０）を加熱
加圧することにより半導体チップ（５）を実装し、テー
プキャリア方式の半導体装置が完成する。In order to solve these problems, the present inventors have previously invented and disclosed a method for mounting a semiconductor chip without forming leads protruding into device holes. As shown in Figure 3, first the insulating film (1) and the conductor (2)
A semiconductor chip (5) is aligned face down to a conductive pattern formed on a flexible substrate which is glued together with an adhesive (3). After that, the bonding tool (7) is brought into contact with the insulating film side, and the tips of the inner leads (8) of the conductor pattern and the electrodes (10) on the semiconductor chip are heated and pressed through the insulating film (1). As a result, the semiconductor chip (5) is mounted, and a tape carrier type semiconductor device is completed.
この方法では、デバイス孔を形成する必要がないため、
工程が少なくて済み、しかもデバイス孔へ突き出してい
る導電体のリードが変形する不良発生がないため、歩留
まりが高く、低コストになり、しかも接続部の信顧性が
高いという特徴があった。With this method, there is no need to form device holes;
It requires fewer steps and does not cause defects such as deformation of the conductor leads protruding into the device holes, resulting in high yields, low costs, and high reliability of the connection parts.
通常、デバイス孔のあるテープキャリアでは、インナー
リードと半導体チップ上の電極の位置関係を画像データ
に取り込んで、半導体チップの電極とテープキャリアの
インナーリードの先端の位置合わせを行っているが、こ
のようにデバイス孔の無い場合、絶縁性フィルムを介し
てチップ上の電極およびインナーリードを画像認識する
ことは不可能であるため、半導体チップのコーナーを使
って位置合わせを行っていた。Normally, for tape carriers with device holes, the positional relationship between the inner leads and the electrodes on the semiconductor chip is captured in image data to align the electrodes of the semiconductor chip and the tips of the inner leads of the tape carrier. If there is no device hole, it is impossible to image the electrodes and inner leads on the chip through the insulating film, so the corners of the semiconductor chip have been used for positioning.
ところが、半導体チップのコーナ一部は、カッティング
を電極面から１７２〜３／１の深さまで行い、その後ス
クライブするため、その残りの部分にパリが発生する。However, since a part of the corner of the semiconductor chip is cut to a depth of 172 to 3/1 from the electrode surface and then scribed, a paris is generated in the remaining part.
従って、この方法では位置合わせ精度はあまり良いもの
でなく、特に多ピンに対応したファインパターンでは数
μｍ以下の位置合わせ精度が必要なため、位置ずれのた
めの接合不良が生じるという欠点があった。Therefore, the alignment accuracy of this method is not very good, especially for fine patterns compatible with a large number of pins, which requires an alignment accuracy of several μm or less, which has the disadvantage of causing bonding failures due to positional deviations. .
本発明は、従来技術のこのような欠点に鑑みて種々の検
討の結果なされたものであり、その目的とするところは
、歩留まりが高く、かつ信転性の高いテープキャリア方
式の半導体装置を提供することにある。The present invention has been made as a result of various studies in view of the above drawbacks of the prior art, and its purpose is to provide a tape carrier type semiconductor device with a high yield and high reliability. It's about doing.
すなわち本発明は、可とう性のある絶縁性フィルム上に
導電体で形成した回路パターンを有するテープキャリア
に半導体チップを搭載する半導体装置の製造方法におい
て、半導体チップおよびテ−
−プキャリアに位置合わせ用のマークを備え付けておき
、半導体チップ上に導電体パターンを下側にしたテープ
キャリアを載置し、これらのマークを合わせることによ
り位置合わせした後、前記絶縁性フィルム側からボンデ
ィングツールを当接させ、絶縁性フィルムを介して、導
電体パターンのインナーリードの先端と半導体チップ上
の電極を加熱加圧し、半導体チップをテープキャリアに
搭載することを介して、導電体パターンの製造方法に関
するものである。That is, the present invention provides a method for manufacturing a semiconductor device in which a semiconductor chip is mounted on a tape carrier having a circuit pattern formed of a conductor on a flexible insulating film. A tape carrier with the conductive pattern facing down is placed on the semiconductor chip, and after aligning these marks, the bonding tool is applied from the insulating film side. This relates to a method of manufacturing a conductor pattern, in which the tips of the inner leads of the conductor pattern and the electrodes on the semiconductor chip are heated and pressed through an insulating film, and the semiconductor chip is mounted on a tape carrier. be.
以下、図面により本発明の詳細な説明する。Hereinafter, the present invention will be explained in detail with reference to the drawings.
第１図は、本発明による半導体装置の製造方法を示す要
部断面図である。絶縁性フィルム（１）と導電体（２）
を接着剤（３）で貼りあわせたフレキシブル基板上に、
フォトエツチングなどの方法により形成された導電体パ
ターンの表面にメツキ（４）を施したテープキャリア（
１１）を用意する。このようにして得られたテープキャ
リア（１１）および半導体チップ（５）に、それぞれ位
置合わせ用のマーク（９）、（９′）を形成しておく。FIG. 1 is a sectional view of a main part showing a method for manufacturing a semiconductor device according to the present invention. Insulating film (1) and conductor (2)
on a flexible board that is pasted with adhesive (3).
A tape carrier (4) with plating (4) applied to the surface of a conductor pattern formed by a method such as photo etching.
11) Prepare. Positioning marks (9) and (9') are formed on the tape carrier (11) and semiconductor chip (5) thus obtained, respectively.
用意したテープキャリア（１１）の導電体パターンを下
側にして半導体チップ（５）の上に載置し、第２図のよ
うに、このマーク（９）と（９′）を合わせることによ
り、チップ上の電極（１０）と導電体パターンのインナ
ーリード（８）の先端のバンプ（６）との位置を合わせ
る。続いて、絶縁性フィルム（１）側からボンディング
ツール（７）を当て、加熱加圧して導電体パターンに半
導体チップ（５）を接続する。Place the prepared tape carrier (11) on top of the semiconductor chip (5) with the conductive pattern facing down, and align the marks (9) and (9') as shown in Figure 2. The electrode (10) on the chip is aligned with the bump (6) at the tip of the inner lead (8) of the conductor pattern. Subsequently, a bonding tool (7) is applied from the insulating film (1) side, and the semiconductor chip (5) is connected to the conductive pattern by applying heat and pressure.
このように、テープキャリアおよび半導体チップ
に位置合わせ用のマークを設けることが本発
明の特徴であり、これにより、接続の位置合わせ精度が
向上し、信顧性の高い半導体装置が得られるようになる
。In this way, tape carriers and semiconductor chips
A feature of the present invention is that alignment marks are provided on the substrate, thereby improving the accuracy of connection alignment and providing a highly reliable semiconductor device.
ここで用いられる位置合わせ用マーク（９）、（９′）
は、これを形成する方法を特に限定するものではないが
、半導体チップ側にはレーザーによるマーキング、テー
プキャリア側にはレーザーによるマーキングや導電体パ
ターンを形成するなどの方法が精度の面で好ましい。Positioning marks (9), (9') used here
There is no particular limitation on the method of forming this, but in terms of accuracy, methods such as laser marking on the semiconductor chip side and laser marking or forming a conductive pattern on the tape carrier side are preferable.
本発明において使用する絶縁性フィルム（１）と導電体
（２）との積層体は、通常フレキシブル印刷回路用基板
として用いられているものであれば何ら特定するもので
はないが、絶縁性フィルム（１）を介して加熱加圧する
ため、絶縁性フィルム（１）、接着剤（３）はポリイミ
ド樹脂などのように耐熱性があり、かつできるだけ薄い
ものであるほうが望ましい。さらには、絶縁性フィルム
（１）上に蒸着、スパッタリング、メツキなどの方法で
金属膜を形成し、もしくは、金属箔上にエポキシ樹脂、
ポリイミド樹脂などの絶縁性樹脂を塗布、乾燥して得ら
れた接着剤を使用しない２層構造の積層体であれば、耐
熱性を低下させ、あるいはボンディングツールによる加
熱加圧の際に熱を遮る層が少なくなるので、よりよい結
果を与える。また、位置合わせ用のマーク（９）、（９
′）を合わせるためには透明性のある方が望ましい。The laminate of the insulating film (1) and the conductor (2) used in the present invention is not particularly limited as long as it is normally used as a flexible printed circuit board, but the insulating film ( 1), it is desirable that the insulating film (1) and adhesive (3) be heat resistant, such as polyimide resin, and as thin as possible. Furthermore, a metal film is formed on the insulating film (1) by a method such as vapor deposition, sputtering, or plating, or an epoxy resin is formed on the metal foil.
If it is a two-layered laminate that does not use an adhesive and is obtained by coating and drying an insulating resin such as polyimide resin, it may reduce heat resistance or block heat when heated and pressurized with a bonding tool. Gives better results because there are fewer layers. In addition, alignment marks (9), (9
′), transparency is preferable.
通常、半導体チップ（５）と導電体パターンのインナー
リード（８）を接続するためにバンプ（６）を形成し、
このバンプは半導体チップの電極（１０）の表面または
導電体パターンのインナーリードの先端のどちらに設け
てもよいが、一般に半導体チップにバンプを形成するに
は、高額の設備と高度な技術が必要であり、工程も多く
コストの非常に高いものであり、バンプ付チップの入手
も容易でないため、インナーリード先端にバンプを形成
するほうが望ましい。また、デバイス孔のあるテープキ
ャリア方式の半導体装置では、メツキ、エツチング、転
写などによりデバイス孔へ突き出したインナーリードの
先端にバンプを形成する方法が工夫されているが、細い
不安定なリードの為、工程が長くなり歩留まりも高くな
くコスト高になるものであるのに対し、本発明の場合は
、導電体のパターンのインナーリードの先端にバンプを
形成する方法は、リードの裏に絶縁性フィルム（１）が
あるため、リードの先端のみ部分的にメツキを厚くつけ
たり、導電ペーストを塗布したり、先端以外の部分をエ
ツチングで細くするなど一般に行われている方法で簡単
に行なうことができ、特に限定するものではない。また
、バンプの８
高さは、特に制限はないがその効果から考えて１０〜４
０μｍの間が望ましい。Usually, bumps (6) are formed to connect the semiconductor chip (5) and the inner leads (8) of the conductive pattern,
These bumps may be provided either on the surface of the electrode (10) of the semiconductor chip or on the tips of the inner leads of the conductor pattern, but generally, forming bumps on a semiconductor chip requires expensive equipment and advanced technology. This requires many steps and is extremely expensive, and it is not easy to obtain chips with bumps, so it is preferable to form bumps at the tips of the inner leads. In addition, for tape carrier type semiconductor devices with device holes, methods have been devised to form bumps on the tips of inner leads protruding into device holes by plating, etching, transfer, etc.; However, in the case of the present invention, the method of forming bumps at the tips of the inner leads of the conductor pattern is based on an insulating film on the back of the leads. Because of (1), it can be easily done using commonly used methods such as thickly plating only the tip of the lead, applying conductive paste, or etching the part other than the tip. It is not particularly limited. There is no particular limit to the height of the bump, but considering its effect, the height of the bump should be between 10 and 4.
A value between 0 μm is desirable.
導電体パターンの表面上に施しであるメツキ（４）は、
その材質を特に限定するものではないが、半導体チップ
上の電極（８）にあわせ、金、錫、はんだなどを用いる
ほうが好ましい。The plating (4) applied on the surface of the conductor pattern is
Although the material is not particularly limited, it is preferable to use gold, tin, solder, etc. in accordance with the electrode (8) on the semiconductor chip.
また、本発明で使用するボンディングツール（７）は、
通常半導体の搭載用に用いられているものであれば特に
限定するものではないが、５゜ＯｏＣ，１秒、２００
ｇ／リード荷重以上の加熱加圧ができ、半導体チップと
の平行度が５μｍ以下のものであれば、より良好な効果
が得られる。Moreover, the bonding tool (7) used in the present invention is
It is not particularly limited as long as it is normally used for mounting semiconductors, but it can be used at 5°OoC, 1 second, 200
A better effect can be obtained if heating and pressurization of more than g/lead load can be performed and the parallelism with the semiconductor chip is 5 μm or less.
このように、本発明では、デバイス孔を必要としないフ
ィルムキャリア方式の半導体装置の製造方法における、
半導体チップと導電体パターンの位置合わせ精度の不足
による位置ずれなどの接合不良が発生するという欠点を
排除することができ、高い歩留まりで高信軌性のフィル
ムキャリア方式の半導体装置が得られる。As described above, in the present invention, in a method for manufacturing a film carrier type semiconductor device that does not require a device hole,
It is possible to eliminate the disadvantage of bonding defects such as misalignment due to insufficient alignment accuracy between the semiconductor chip and the conductor pattern, and to obtain a film carrier type semiconductor device with high yield and high reliability.
以下、本発明の実施例と従来方式による比較例を示す。Examples of the present invention and comparative examples of conventional methods will be shown below.
厚さ３５μｍの電解銅箔にポリイミド樹脂を塗布・乾燥
して厚さ２０ｐｍの絶縁層を形成し、２層構造の積層体
を得た。これを幅３５ｆｆｌｆｆｌのテープ状にスリッ
トし、銅箔面をエツチング加工によりパターン化し、イ
ンナーリードの先端に電気メツキにより高さ２５ｐｍバ
ンプを形成した後、表面にニッケル３．０μｍを下地に
して金１．０μｍのメツキを施しテープキャリアを得た
。A polyimide resin was coated on an electrolytic copper foil having a thickness of 35 μm and dried to form an insulating layer having a thickness of 20 pm to obtain a laminate having a two-layer structure. This was slit into a tape shape with a width of 35fffffl, the copper foil surface was patterned by etching, and a bump with a height of 25 pm was formed at the tip of the inner lead by electroplating. A tape carrier was obtained by plating with a thickness of .0 μm.
この後、エキシマレーザ−により、テープキャリアのポ
リイミド層の半導体チップが位置する領域に位置合わせ
用マークを形成した。また、これに相対する位置に、半
導体チップ上のパッシベーション膜にもレーザー加工に
よりマークを形成した。Thereafter, alignment marks were formed using an excimer laser in the region of the polyimide layer of the tape carrier where the semiconductor chip was located. In addition, a mark was also formed on the passivation film on the semiconductor chip at a position opposite to this by laser processing.
次に、このテープキャリアの銅パターン面を半導体チッ
プの電極面に向かい合わせ、テープキャリアと半導体チ
ップ上の各々のマークを合わせることにより、銅パター
ンのインナーリードの先端のバンプとチップ上の電極の
位置合わせをした。Next, the copper pattern surface of this tape carrier is faced to the electrode surface of the semiconductor chip, and by aligning each mark on the tape carrier and the semiconductor chip, the bumps at the tips of the inner leads of the copper pattern and the electrodes on the chip are aligned. I adjusted the position.
その後、ポリイミド樹脂絶縁層を介して、ボンディング
ツールを用いて、４５０“Ｃ１１秒、薄型１ｏｏｇ／リ
ードのボンディング条件で加熱加圧して接合し、半導体
チップの搭載を行った。Thereafter, a semiconductor chip was mounted by heating and pressurizing and bonding via the polyimide resin insulating layer using a bonding tool under bonding conditions of 450"C for 11 seconds and a thin thickness of 100 g/lead.
得られた半導体装置において、インナーリードと半導体
チップ上のバンプとの位置ずれを赤外線顕微鏡により検
査したところ、最大２μｍ程度であり、隣接端子間の短
絡等の接続不良は生じなかった。When the resulting semiconductor device was inspected for misalignment between the inner leads and the bumps on the semiconductor chip using an infrared microscope, the misalignment was about 2 μm at most, and no connection failures such as short circuits between adjacent terminals occurred.
位置合わせ用のマークを設けていないこと以外は実施例
と全く同じテープキャリアおよび半導体装置を用意し、
半導体チップを実施例と同じ条件で従来の位置合わせ方
法によりテープキャリアに載置した。Prepare a tape carrier and semiconductor device that are exactly the same as in the example except that no alignment marks are provided.
A semiconductor chip was mounted on a tape carrier using a conventional alignment method under the same conditions as in the example.
ここで、得られた半導体装置において、インナーリード
と半導体チップ上のバンプとの位置ずれを赤外線顕微鏡
により検査したところ、最大１５μｍ程度であり、一部
、隣接端子間の短絡が見られた。また、リードと電極の
接続強度を測定したところ、５ｇ／１０００μｍ２以下
の個所が数個所見られた。Here, in the obtained semiconductor device, when the positional deviation between the inner lead and the bump on the semiconductor chip was inspected using an infrared microscope, it was found to be about 15 μm at maximum, and some short circuits between adjacent terminals were observed. Furthermore, when the connection strength between the lead and the electrode was measured, several locations were found where the connection strength was 5 g/1000 μm 2 or less.
このように、本発明に従って半導体チップおよびテープ
キャリアに位置合わせ用のマークを形成することにより
、デバイス孔のないテープキャリア方式の半導体装置の
製造方法の従来の欠点である、半導体チップと導電体パ
ターン位置合わせ精度がでないという欠点を克服するこ
とができ、従来比較して極めて優れた位置精度で半導体
チップとテープキャリアの接続が可能となり、その結果
、安定した接続強度も得られ、ボンディングの信顛性を
著しく向上させることが可能となる。As described above, by forming alignment marks on the semiconductor chip and the tape carrier according to the present invention, the semiconductor chip and the conductor pattern, which are the conventional drawbacks of the tape carrier type semiconductor device manufacturing method without device holes, can be eliminated. This overcomes the drawback of poor alignment accuracy, making it possible to connect semiconductor chips and tape carriers with extremely superior positional accuracy compared to conventional methods.As a result, stable connection strength is also obtained, making bonding reliable. This makes it possible to significantly improve performance.
第１図は本発明による半導体装置の製造方法を示す要部
断面図で、第２図は本発明における、位置合わせの方法
を示す図である。第３図は従来の半導体装置の製造方法
を示す図である。FIG. 1 is a sectional view of a main part showing a method of manufacturing a semiconductor device according to the present invention, and FIG. 2 is a diagram showing a method of alignment according to the present invention. FIG. 3 is a diagram showing a conventional method of manufacturing a semiconductor device.
Claims (1)
した回路パターンを有するテープキャリアに半導体チッ
プを搭載する半導体装置の製造方法において、半導体チ
ップおよびテープキャリアに位置合わせ用のマークを備
え付けておき、半導体チップ上に導電体パターンを下側
にしたテープキャリアを載置し、これらのマークを合わ
せることにより位置合わせした後、前記絶縁性フィルム
側からボンディングツールを当接させ、 絶縁 性フィルムを介して、導電体パターンのインナーリード
の先端と半導体チップ上の電極を加熱加圧することを特
徴とする半導体装置の製造方法。(1) In a method for manufacturing a semiconductor device in which a semiconductor chip is mounted on a tape carrier having a circuit pattern formed of a conductor on a flexible insulating film, the semiconductor chip and the tape carrier are provided with alignment marks. Then, place the tape carrier with the conductor pattern on the bottom side on the semiconductor chip, align these marks by aligning them, and then bring the bonding tool into contact with the insulating film side to remove the insulating film. 1. A method for manufacturing a semiconductor device, comprising heating and pressurizing the tips of inner leads of a conductor pattern and electrodes on a semiconductor chip through the process.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23582889A JPH03101142A (en) | 1989-09-13 | 1989-09-13 | Manufacture of semiconductor device |
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Publications (1)
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| JP23582889A Pending JPH03101142A (en) | 1989-09-13 | 1989-09-13 | Manufacture of semiconductor device |
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| Country | Link |
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| JP (1) | JPH03101142A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0520327U (en) * | 1991-08-23 | 1993-03-12 | 安藤電気株式会社 | TAB tape and electrode alignment mechanism |
| KR19990041909A (en) * | 1997-11-25 | 1999-06-15 | 윤종용 | Semiconductor chip |
| JP2002289651A (en) * | 2000-12-12 | 2002-10-04 | Mitsui Mining & Smelting Co Ltd | Chip-on film base and its manufacturing method |
| JP2004079693A (en) * | 2002-08-14 | 2004-03-11 | Sony Corp | Semiconductor device and its manufacturing method |
| JP2007067315A (en) * | 2005-09-02 | 2007-03-15 | Sony Corp | Semiconductor device |
| US7821638B2 (en) | 2006-11-03 | 2010-10-26 | Samsung Electronics Co., Ltd. | Alignment mark |
-
1989
- 1989-09-13 JP JP23582889A patent/JPH03101142A/en active Pending
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