JPH0298765A - Ｄｍａデータ転送方式 - Google Patents
Ｄｍａデータ転送方式Info
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- JPH0298765A JPH0298765A JP25281288A JP25281288A JPH0298765A JP H0298765 A JPH0298765 A JP H0298765A JP 25281288 A JP25281288 A JP 25281288A JP 25281288 A JP25281288 A JP 25281288A JP H0298765 A JPH0298765 A JP H0298765A
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- 238000002360 preparation method Methods 0.000 claims abstract description 18
- 238000009826 distribution Methods 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 9
- 230000004044 response Effects 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要］
ＤＭＡデータ転送方式に関し、
デッドサイクルを無（してＤＭＡ転送を高速で行うこと
のできるＤＭＡデータ転送方式を提供することを目的と
し、 中央処理装置と、メモリと、入出力装置と、２個のＤＭ
Ａコントローラと、前記中央処理装置及び前記２個のＤ
ＭＡコントローラとこれらに接続されるアドレスバス及
びデータバスとの間にそれぞれ介在するバスゲートと、
前記バスゲートを制御するバス制御部と、ＤＭＡデータ
転送の要求を受けて前記２個のＤＭＡコントローラのい
ずれかを動作させる転送要求振り分け部とを有し、一方
のＤＭＡコントローラが内部準備中であるときには、他
方のＤＭＡコントローラ又は中央処理装置のいずれかが
動作するよう、２個のＤＭＡコントローラを時分割で動
作させるように構成する。
のできるＤＭＡデータ転送方式を提供することを目的と
し、 中央処理装置と、メモリと、入出力装置と、２個のＤＭ
Ａコントローラと、前記中央処理装置及び前記２個のＤ
ＭＡコントローラとこれらに接続されるアドレスバス及
びデータバスとの間にそれぞれ介在するバスゲートと、
前記バスゲートを制御するバス制御部と、ＤＭＡデータ
転送の要求を受けて前記２個のＤＭＡコントローラのい
ずれかを動作させる転送要求振り分け部とを有し、一方
のＤＭＡコントローラが内部準備中であるときには、他
方のＤＭＡコントローラ又は中央処理装置のいずれかが
動作するよう、２個のＤＭＡコントローラを時分割で動
作させるように構成する。
本発明は、ＤＭＡデータ転送方式に関する。
コンピュータシステムでは、多量のデータ転送を高速で
行う必要があるため、ＣＰＵ （中央処理装置）を介す
ることな（、主記憶装置（メモリ）と入出力装置との間
で直接にデータを転送するＤＭＡ（ダイレクトメモリア
クセス）転送が行われている。
行う必要があるため、ＣＰＵ （中央処理装置）を介す
ることな（、主記憶装置（メモリ）と入出力装置との間
で直接にデータを転送するＤＭＡ（ダイレクトメモリア
クセス）転送が行われている。
第４図は、従来のＤＭＡデータ転送方式による回路のブ
ロック図、第５図は第４図の回路によるＤＭＡ転送のタ
イミングチャートである。
ロック図、第５図は第４図の回路によるＤＭＡ転送のタ
イミングチャートである。
第４図において、ＣＰＵ５１、メモリ５２、入出力装置
５３、及びＤＭＡコントローラ５４は、アドレスバスＡ
Ｂ及びデータバスＤＢによって互いに接続されており、
バス制御回路５５は、ＣＰＵ５１及びＤＭＡコントロー
ラ５４と信号５２１〜２４のやりとりを行う。
５３、及びＤＭＡコントローラ５４は、アドレスバスＡ
Ｂ及びデータバスＤＢによって互いに接続されており、
バス制御回路５５は、ＣＰＵ５１及びＤＭＡコントロー
ラ５４と信号５２１〜２４のやりとりを行う。
通常はＣＰＵ５１がバスＡＢ及びＤＢの支配権を有し、
ＣＰＵ５１による処理が行われているが、ＤＭＡコント
ローラ５４が入出力装置５３からＤＭＡ要求信号Ｓ２５
を受けると、ＤＭＡコントａ−ラ５４はバス制御回路５
５に対してバス制御要求信号３２３を送る。バス制御回
路５５は、ＣＰＵ５１にウェイト信号Ｓ２１を送ると同
時に、ＤＭＡコントローラ５４にバス制御応答信号Ｓ２
４を返す。
ＣＰＵ５１による処理が行われているが、ＤＭＡコント
ローラ５４が入出力装置５３からＤＭＡ要求信号Ｓ２５
を受けると、ＤＭＡコントａ−ラ５４はバス制御回路５
５に対してバス制御要求信号３２３を送る。バス制御回
路５５は、ＣＰＵ５１にウェイト信号Ｓ２１を送ると同
時に、ＤＭＡコントローラ５４にバス制御応答信号Ｓ２
４を返す。
これによって、ＣＰＵ５１はバスを解放して自らはウェ
イト状態となり、ＤＭＡコントローラ５４は内部準備を
１マシンサイクル内で行った後に動作を行う。
イト状態となり、ＤＭＡコントローラ５４は内部準備を
１マシンサイクル内で行った後に動作を行う。
上述した従来のＤＭＡデータ転送方式では、ＤＭＡ転送
サイクルの前後において、ＤＭＡコントローラ５４の内
部準備のため、及びバスＡＢ及びＤＢの切り換えを行う
ため、ＣＰＵ５１による動作もＤＭＡ転送も行われてい
ないデッドサイクルが生じる。
サイクルの前後において、ＤＭＡコントローラ５４の内
部準備のため、及びバスＡＢ及びＤＢの切り換えを行う
ため、ＣＰＵ５１による動作もＤＭＡ転送も行われてい
ないデッドサイクルが生じる。
このため、それだけＤＭＡ転送に時間を要することとな
り、その間はＣＰＵ５１の処理が停止することとなる。
り、その間はＣＰＵ５１の処理が停止することとなる。
デッドサイクルは、データ転送を１度にまとめて行うバ
ーストモードでは余り問題にはならないが、１回のデー
タ転送毎に制御をＣＰＵ５１に返すサイクルスチールモ
ードでは、１回毎のＤＭＡ転送速度が遅くなり、デッド
サイクルによるＣＰＵ５１の停止時間が無視できなくな
ってＣＰＵ５１の処理速度が大幅に低下するという問題
があった。
ーストモードでは余り問題にはならないが、１回のデー
タ転送毎に制御をＣＰＵ５１に返すサイクルスチールモ
ードでは、１回毎のＤＭＡ転送速度が遅くなり、デッド
サイクルによるＣＰＵ５１の停止時間が無視できなくな
ってＣＰＵ５１の処理速度が大幅に低下するという問題
があった。
本発明は、上述の問題に鑑み、デッドサイクルを無くし
てＤＭＡ転送を高速で行うことのできるＤＭＡデータ転
送方式を提供することを目的としている。
てＤＭＡ転送を高速で行うことのできるＤＭＡデータ転
送方式を提供することを目的としている。
本発明は、上述のｒ！Ｊ題を解決するため、第１図に示
すように、中央処理袋Ｎｌと、メモリ２と、入出力装置
３．４と、２個のＤＭＡコントローラ７．８と、前記中
央処理装置ｌ及び前記２個のＤＭＡコントローラ７．８
とこれらに接続されるアドレスバスＡＢ及びデータバス
ＤＢとの間にそれぞれ介在するバスゲート９．１０．１
１と、前記バスゲー）９．１０．１１を’ｉｓｍするバ
ス制璽部５と、ＤＭＡデータ転送の要求を受けて前記２
個のＤＭＡコントローラ７．８のいずれかを動作させる
転送要求振り分け部６と、を有し、一方のＤＭＡコント
ローラ７．８が内部準備中であるときには、他方のＤＭ
Ａコントローラ８，７又は中央処理装置１のいずれかが
動作するよう、２個のＤＭＡコントローラ７．８を時分
割で動作させるように構成する。
すように、中央処理袋Ｎｌと、メモリ２と、入出力装置
３．４と、２個のＤＭＡコントローラ７．８と、前記中
央処理装置ｌ及び前記２個のＤＭＡコントローラ７．８
とこれらに接続されるアドレスバスＡＢ及びデータバス
ＤＢとの間にそれぞれ介在するバスゲート９．１０．１
１と、前記バスゲー）９．１０．１１を’ｉｓｍするバ
ス制璽部５と、ＤＭＡデータ転送の要求を受けて前記２
個のＤＭＡコントローラ７．８のいずれかを動作させる
転送要求振り分け部６と、を有し、一方のＤＭＡコント
ローラ７．８が内部準備中であるときには、他方のＤＭ
Ａコントローラ８，７又は中央処理装置１のいずれかが
動作するよう、２個のＤＭＡコントローラ７．８を時分
割で動作させるように構成する。
入出力装置３からＤＭＡ要求があると、転送要求振り分
け部６は一方のＤＭＡコントローラ７を動作させるため
の信号を送り、この信号を受けたＤＭＡコントローラは
、適当なタイミングで内部準備を開始する。
け部６は一方のＤＭＡコントローラ７を動作させるため
の信号を送り、この信号を受けたＤＭＡコントローラは
、適当なタイミングで内部準備を開始する。
ＤＭＡコントローラ７が内部準備中は、そのＤＭＡコン
トローラ７に接続されたバスゲート１０をハイインピー
ダンスに保持してバスＡＢ、ＤＢから切り離し、その間
にＣＰＵＩは動作を続行する。
トローラ７に接続されたバスゲート１０をハイインピー
ダンスに保持してバスＡＢ、ＤＢから切り離し、その間
にＣＰＵＩは動作を続行する。
内部準備が終わると、バス制御部５はＣＰＵＩをウェイ
ト状態とし且つＣＰＵＩに接続されたバスゲート９をハ
イインピーダンスにすることによってバスから切り離し
、同時に、当Ｘｉ Ｄ Ｍ Ａコントローラ７に接続さ
れたバスゲート１０をイネーブルにしてＤＭＡ転送を実
行する。
ト状態とし且つＣＰＵＩに接続されたバスゲート９をハ
イインピーダンスにすることによってバスから切り離し
、同時に、当Ｘｉ Ｄ Ｍ Ａコントローラ７に接続さ
れたバスゲート１０をイネーブルにしてＤＭＡ転送を実
行する。
１回のＤＭＡ転送に連続して他の入出力装置４からＤＭ
Ａ要求がある場合には、転送要求振り分け部６は他方の
ＤＭＡコントローラ８を動作させるための信号を送り、
この信号を受けたＤＭＡコントローラ８は、一方のＤＭ
Ａコントローラ７によるＤＭＡ転送中に内部準備を行う
。
Ａ要求がある場合には、転送要求振り分け部６は他方の
ＤＭＡコントローラ８を動作させるための信号を送り、
この信号を受けたＤＭＡコントローラ８は、一方のＤＭ
Ａコントローラ７によるＤＭＡ転送中に内部準備を行う
。
一方のＤＭＡコントローラ７によるＤＭＡ転送が終了す
ると、他方のＤＭＡコントローラ８によるＤＭＡ転送が
連続して実行される。
ると、他方のＤＭＡコントローラ８によるＤＭＡ転送が
連続して実行される。
以下、本発明の実施例を図面を参照しつつ説明する。
第１図は、本発明のＤＭＡデータ転送方式による回路の
ブロック図である。
ブロック図である。
第１図において、メモリ２及び２個の入出力装置３．４
は、アドレスバスＡＢ及びデータバスＤＢによって互い
に接続され、且つバスゲート９を介してＣＰＵＩに接続
されている。２個のＤＭＡコントローラ７．８は、それ
ぞれバスゲート１０゜１１を介してアドレスバスＡＢ及
びデータバスＤＢに接続されている。
は、アドレスバスＡＢ及びデータバスＤＢによって互い
に接続され、且つバスゲート９を介してＣＰＵＩに接続
されている。２個のＤＭＡコントローラ７．８は、それ
ぞれバスゲート１０゜１１を介してアドレスバスＡＢ及
びデータバスＤＢに接続されている。
転送要求振り分け部６は、メモリ２又は入出力装置３．
４からのＤＭＡ転送要求信号Ｓ７によって、２個のＤＭ
Ａコントローラ７．８のいずれかを動作させるための制
御ｎ信号Ｓ８，３９を出力する。
４からのＤＭＡ転送要求信号Ｓ７によって、２個のＤＭ
Ａコントローラ７．８のいずれかを動作させるための制
御ｎ信号Ｓ８，３９を出力する。
バス制御部５は、ＤＭＡコントローラ７．８からのバス
制御要求信号３３．Ｓ５によって、バスゲート９〜１１
を制御するゲート制御信号３１０〜Ｓ１２を出力すると
ともに、ＣＰＵＩにウェイト信号Ｓ１を出力し、また、
ＤＭＡコントローラ７．８にバス制御応答信号Ｓ４，３
６を出力する。
制御要求信号３３．Ｓ５によって、バスゲート９〜１１
を制御するゲート制御信号３１０〜Ｓ１２を出力すると
ともに、ＣＰＵＩにウェイト信号Ｓ１を出力し、また、
ＤＭＡコントローラ７．８にバス制御応答信号Ｓ４，３
６を出力する。
バス制でｎ部５及び転送要求振り分け部６は、ＤＭＡ転
送要求信号Ｓ７があった場合において、いずれか一方の
ＤＭＡコントローラ７．８が内部準備中であるときには
、他方のＤＭＡコントローラ８．７又はＣＰＵＩのいず
れかが動作するよう、ＣＰＵＩ、ＤＭＡコントローラ７
．８及びバスゲート９〜１１を制御する。
送要求信号Ｓ７があった場合において、いずれか一方の
ＤＭＡコントローラ７．８が内部準備中であるときには
、他方のＤＭＡコントローラ８．７又はＣＰＵＩのいず
れかが動作するよう、ＣＰＵＩ、ＤＭＡコントローラ７
．８及びバスゲート９〜１１を制御する。
次に、第１図に示すブロック図によるＤＭＡ転送制御に
ついて、第２図に示すタイミングチャートを参照にして
説明する。
ついて、第２図に示すタイミングチャートを参照にして
説明する。
いずれか一方の入出力装置３，４、例えば入出力袋Ｗ３
からＤＭＡ転送要求信号Ｓ７があると、転送要求振り分
け部６は、いずれか一方のＤＭＡコントローラ７．８、
例えばＤＭＡコントローラ７を動作させるために制御信
号Ｓ８を送り、ＤＭＡコントローラ７はこの制御信号Ｓ
８を受けてバス制ｊＢ要求信号Ｓ３をバス制御部５へ出
力する。
からＤＭＡ転送要求信号Ｓ７があると、転送要求振り分
け部６は、いずれか一方のＤＭＡコントローラ７．８、
例えばＤＭＡコントローラ７を動作させるために制御信
号Ｓ８を送り、ＤＭＡコントローラ７はこの制御信号Ｓ
８を受けてバス制ｊＢ要求信号Ｓ３をバス制御部５へ出
力する。
バス制御部５は、ＤＭＡコントローラ７へバス制？Ｈ応
答信号Ｓ４を適当なタイミングで返すとともに、バスゲ
ート９をイネーブルに保持してＣＰＵ１の動作を続行さ
せ、バスゲート］、０．１１をハイインピーダンスに保
持してバスから切り離しておく。
答信号Ｓ４を適当なタイミングで返すとともに、バスゲ
ート９をイネーブルに保持してＣＰＵ１の動作を続行さ
せ、バスゲート］、０．１１をハイインピーダンスに保
持してバスから切り離しておく。
バス制御応答信号Ｓ４によってＤＭＡコントローラ７は
内部準備を開始し、ｌマシンサイクル内で内部準備を終
了する６次のマシンサイクルでは、バス制御部５は、ウ
ェイト信号Ｓ１によってＣＰＵ１をウェイト状態とし、
ゲート制御信号Ｓ１０によってバスゲート９をハイイン
ピーダンスにし、ゲート制御信号Ｓｌｌによってバスゲ
ート１０をイネーブルにし、ＤＭＡ転送を実行する。
内部準備を開始し、ｌマシンサイクル内で内部準備を終
了する６次のマシンサイクルでは、バス制御部５は、ウ
ェイト信号Ｓ１によってＣＰＵ１をウェイト状態とし、
ゲート制御信号Ｓ１０によってバスゲート９をハイイン
ピーダンスにし、ゲート制御信号Ｓｌｌによってバスゲ
ート１０をイネーブルにし、ＤＭＡ転送を実行する。
１回のＤＭＡ転送が終了すると、バスゲート９をイネー
ブルにしバスゲート１０をハイインピーダンスにしてＣ
ＰＵＩの動作を実行する。
ブルにしバスゲート１０をハイインピーダンスにしてＣ
ＰＵＩの動作を実行する。
１回のＤＭＡ転送に連続して他の入出力装置４からＤＭ
Ａ転送要求信号Ｓ７がある場合には、転送要求振り分け
部６は他方のＤＭＡコントローラ８を動作させるための
制御信号Ｓ９を送り、ＤＭＡコントローラ８は、バス制
御部５との間でバス制御要求信号Ｓ５及びバス制御応答
信号Ｓ６をやりとりした後、内部準備を１マシンサイク
ル内で終了させる。その間は、バス制御部５はバスゲー
ト１０をイネーブルに保持してＤＭＡコントローラ７の
動作を続行させ、バスゲート１１をハイインピーダンス
に保持してバスから切り離しておく。
Ａ転送要求信号Ｓ７がある場合には、転送要求振り分け
部６は他方のＤＭＡコントローラ８を動作させるための
制御信号Ｓ９を送り、ＤＭＡコントローラ８は、バス制
御部５との間でバス制御要求信号Ｓ５及びバス制御応答
信号Ｓ６をやりとりした後、内部準備を１マシンサイク
ル内で終了させる。その間は、バス制御部５はバスゲー
ト１０をイネーブルに保持してＤＭＡコントローラ７の
動作を続行させ、バスゲート１１をハイインピーダンス
に保持してバスから切り離しておく。
ＤＭＡコントローラ８の内部準備が終了すると、バスゲ
ートｌＯをハイインピーダンスにしバスゲート１１をイ
ネーブルにし、ＤＭＡコントローラ８によるＤＭＡ転送
を実行する。
ートｌＯをハイインピーダンスにしバスゲート１１をイ
ネーブルにし、ＤＭＡコントローラ８によるＤＭＡ転送
を実行する。
すなわち、第３図に示すように、ＤＭＡコントローラ７
．８の内部準備中には、ＣＰＵＩが処理動作を行い、又
は他方のＤＭＡコントローラ８゜７によるＤＭＡ転送が
行われる。これによって、一方のＤＭＡコントローラ７
によるＤＭＡ転送が終了すると、他方のＤＭＡコントロ
ーラ８によるＤＭＡ転送が連続して実行される。
．８の内部準備中には、ＣＰＵＩが処理動作を行い、又
は他方のＤＭＡコントローラ８゜７によるＤＭＡ転送が
行われる。これによって、一方のＤＭＡコントローラ７
によるＤＭＡ転送が終了すると、他方のＤＭＡコントロ
ーラ８によるＤＭＡ転送が連続して実行される。
上述の実施例によると、ＤＭＡ転送を行う際に、一方の
ＤＭＡコントローラ７．８の内部準備のためのサイクル
においては、ＣＰＵＩ又は他方のＤＭＡコントローラ８
．７が動作しており、回路全体としての見掛は上は内部
準備サイクルが無くなる。したがって、デッドサイクル
が無くなり、ＤＭＡ転送が高速で行われ、装置全体の処
理速度が向上する。特に、サイクルスチールモードでの
ＤＭＡ転送では、これによってＤＭＡ転送速度が大幅に
向上し、装置全体の処理速度の向上に寄与するところが
大である。
ＤＭＡコントローラ７．８の内部準備のためのサイクル
においては、ＣＰＵＩ又は他方のＤＭＡコントローラ８
．７が動作しており、回路全体としての見掛は上は内部
準備サイクルが無くなる。したがって、デッドサイクル
が無くなり、ＤＭＡ転送が高速で行われ、装置全体の処
理速度が向上する。特に、サイクルスチールモードでの
ＤＭＡ転送では、これによってＤＭＡ転送速度が大幅に
向上し、装置全体の処理速度の向上に寄与するところが
大である。
本発明によると、ＤＭＡコントローラの内部準備サイク
ルが見掛は上無くなり、これによってデッドサイクルが
無くなり、ＤＭＡ転送が高速で行われ、ＣＰＵの処理速
度が向上する。
ルが見掛は上無くなり、これによってデッドサイクルが
無くなり、ＤＭＡ転送が高速で行われ、ＣＰＵの処理速
度が向上する。
特に、サイクルスチールモードでのＤＭＡ転送では、こ
れによってＤＭＡ転送速度が大幅に向上し、ＣＰＵの処
理速度の向上に寄与するところが大である。
れによってＤＭＡ転送速度が大幅に向上し、ＣＰＵの処
理速度の向上に寄与するところが大である。
第１＠は本発明のＤＭＡデータ転送方式による回路のブ
ロック図、 第２図は第１図の回路によるＤＭＡ転送のタイミングチ
ャート、 第３図は第１図の回路によるＤＭＡ転送の他の例のタイ
ミングチャート、 第４図は従来のＤＭＡデータ転送方式による回路のブロ
ック図、 第５図は第４図の回路によるＤＭＡ転送のタイミングチ
ャートである。 図において、 ｌはＣＰＵ （中央処理装置）、 ２はメモリ、 ３．４は入出力装置、 ５はバス制御部、 ６は転送要求振り分け部、 ７．８はＤＭＡコントローラ、 ９．１０．１１はバスゲート、 ＡＢはアドレスバス、 ＤＢはデータバスである。 ！１図の回路によるＤＭＡ転送の他の例のタイミングチ
ャート第３図
ロック図、 第２図は第１図の回路によるＤＭＡ転送のタイミングチ
ャート、 第３図は第１図の回路によるＤＭＡ転送の他の例のタイ
ミングチャート、 第４図は従来のＤＭＡデータ転送方式による回路のブロ
ック図、 第５図は第４図の回路によるＤＭＡ転送のタイミングチ
ャートである。 図において、 ｌはＣＰＵ （中央処理装置）、 ２はメモリ、 ３．４は入出力装置、 ５はバス制御部、 ６は転送要求振り分け部、 ７．８はＤＭＡコントローラ、 ９．１０．１１はバスゲート、 ＡＢはアドレスバス、 ＤＢはデータバスである。 ！１図の回路によるＤＭＡ転送の他の例のタイミングチ
ャート第３図
Claims (1)
- （１）中央処理装置（１）と、 メモリ（２）と、 入出力装置（３）（４）と、 ２個のＤＭＡコントローラ（７）（８）と、前記中央処
理装置（１）及び前記２個のＤＭＡコントローラ（７）
（８）とこれらに接続されるアドレスバス（ＡＢ）及び
データバス（ＤＢ）との間にそれぞれ介在するバスゲー
ト（９）（１０）（１１）と、 前記バスゲート（９）（１０）（１１）を制御するバス
制御部（５）と、 ＤＭＡデータ転送の要求を受けて前記２個のＤＭＡコン
トローラ（７）（８）のいずれかを動作させる転送要求
振り分け部（６）と、を有し、 一方のＤＭＡコントローラ（７）（８）が内部準備中で
あるときには、他方のＤＭＡコントローラ（８）（７）
又は中央処理装置（１）のいずれかが動作するよう、２
個のＤＭＡコントローラ（７）（８）を時分割で動作さ
せるようにしたことを特徴とするＤＭＡデータ転送方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25281288A JPH0298765A (ja) | 1988-10-05 | 1988-10-05 | Ｄｍａデータ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25281288A JPH0298765A (ja) | 1988-10-05 | 1988-10-05 | Ｄｍａデータ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0298765A true JPH0298765A (ja) | 1990-04-11 |
Family
ID=17242555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25281288A Pending JPH0298765A (ja) | 1988-10-05 | 1988-10-05 | Ｄｍａデータ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0298765A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04312156A (ja) * | 1991-04-11 | 1992-11-04 | Mitsubishi Electric Corp | バスアービタ |
-
1988
- 1988-10-05 JP JP25281288A patent/JPH0298765A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04312156A (ja) * | 1991-04-11 | 1992-11-04 | Mitsubishi Electric Corp | バスアービタ |
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