JPH0298765A - Dmaデータ転送方式 - Google Patents
Dmaデータ転送方式Info
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- JPH0298765A JPH0298765A JP25281288A JP25281288A JPH0298765A JP H0298765 A JPH0298765 A JP H0298765A JP 25281288 A JP25281288 A JP 25281288A JP 25281288 A JP25281288 A JP 25281288A JP H0298765 A JPH0298765 A JP H0298765A
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- dma
- bus
- transfer
- dma controller
- controller
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- 238000002360 preparation method Methods 0.000 claims abstract description 18
- 238000009826 distribution Methods 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 9
- 230000004044 response Effects 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要]
DMAデータ転送方式に関し、
デッドサイクルを無(してDMA転送を高速で行うこと
のできるDMAデータ転送方式を提供することを目的と
し、 中央処理装置と、メモリと、入出力装置と、2個のDM
Aコントローラと、前記中央処理装置及び前記2個のD
MAコントローラとこれらに接続されるアドレスバス及
びデータバスとの間にそれぞれ介在するバスゲートと、
前記バスゲートを制御するバス制御部と、DMAデータ
転送の要求を受けて前記2個のDMAコントローラのい
ずれかを動作させる転送要求振り分け部とを有し、一方
のDMAコントローラが内部準備中であるときには、他
方のDMAコントローラ又は中央処理装置のいずれかが
動作するよう、2個のDMAコントローラを時分割で動
作させるように構成する。
のできるDMAデータ転送方式を提供することを目的と
し、 中央処理装置と、メモリと、入出力装置と、2個のDM
Aコントローラと、前記中央処理装置及び前記2個のD
MAコントローラとこれらに接続されるアドレスバス及
びデータバスとの間にそれぞれ介在するバスゲートと、
前記バスゲートを制御するバス制御部と、DMAデータ
転送の要求を受けて前記2個のDMAコントローラのい
ずれかを動作させる転送要求振り分け部とを有し、一方
のDMAコントローラが内部準備中であるときには、他
方のDMAコントローラ又は中央処理装置のいずれかが
動作するよう、2個のDMAコントローラを時分割で動
作させるように構成する。
本発明は、DMAデータ転送方式に関する。
コンピュータシステムでは、多量のデータ転送を高速で
行う必要があるため、CPU (中央処理装置)を介す
ることな(、主記憶装置(メモリ)と入出力装置との間
で直接にデータを転送するDMA(ダイレクトメモリア
クセス)転送が行われている。
行う必要があるため、CPU (中央処理装置)を介す
ることな(、主記憶装置(メモリ)と入出力装置との間
で直接にデータを転送するDMA(ダイレクトメモリア
クセス)転送が行われている。
第4図は、従来のDMAデータ転送方式による回路のブ
ロック図、第5図は第4図の回路によるDMA転送のタ
イミングチャートである。
ロック図、第5図は第4図の回路によるDMA転送のタ
イミングチャートである。
第4図において、CPU51、メモリ52、入出力装置
53、及びDMAコントローラ54は、アドレスバスA
B及びデータバスDBによって互いに接続されており、
バス制御回路55は、CPU51及びDMAコントロー
ラ54と信号521〜24のやりとりを行う。
53、及びDMAコントローラ54は、アドレスバスA
B及びデータバスDBによって互いに接続されており、
バス制御回路55は、CPU51及びDMAコントロー
ラ54と信号521〜24のやりとりを行う。
通常はCPU51がバスAB及びDBの支配権を有し、
CPU51による処理が行われているが、DMAコント
ローラ54が入出力装置53からDMA要求信号S25
を受けると、DMAコントa−ラ54はバス制御回路5
5に対してバス制御要求信号323を送る。バス制御回
路55は、CPU51にウェイト信号S21を送ると同
時に、DMAコントローラ54にバス制御応答信号S2
4を返す。
CPU51による処理が行われているが、DMAコント
ローラ54が入出力装置53からDMA要求信号S25
を受けると、DMAコントa−ラ54はバス制御回路5
5に対してバス制御要求信号323を送る。バス制御回
路55は、CPU51にウェイト信号S21を送ると同
時に、DMAコントローラ54にバス制御応答信号S2
4を返す。
これによって、CPU51はバスを解放して自らはウェ
イト状態となり、DMAコントローラ54は内部準備を
1マシンサイクル内で行った後に動作を行う。
イト状態となり、DMAコントローラ54は内部準備を
1マシンサイクル内で行った後に動作を行う。
上述した従来のDMAデータ転送方式では、DMA転送
サイクルの前後において、DMAコントローラ54の内
部準備のため、及びバスAB及びDBの切り換えを行う
ため、CPU51による動作もDMA転送も行われてい
ないデッドサイクルが生じる。
サイクルの前後において、DMAコントローラ54の内
部準備のため、及びバスAB及びDBの切り換えを行う
ため、CPU51による動作もDMA転送も行われてい
ないデッドサイクルが生じる。
このため、それだけDMA転送に時間を要することとな
り、その間はCPU51の処理が停止することとなる。
り、その間はCPU51の処理が停止することとなる。
デッドサイクルは、データ転送を1度にまとめて行うバ
ーストモードでは余り問題にはならないが、1回のデー
タ転送毎に制御をCPU51に返すサイクルスチールモ
ードでは、1回毎のDMA転送速度が遅くなり、デッド
サイクルによるCPU51の停止時間が無視できなくな
ってCPU51の処理速度が大幅に低下するという問題
があった。
ーストモードでは余り問題にはならないが、1回のデー
タ転送毎に制御をCPU51に返すサイクルスチールモ
ードでは、1回毎のDMA転送速度が遅くなり、デッド
サイクルによるCPU51の停止時間が無視できなくな
ってCPU51の処理速度が大幅に低下するという問題
があった。
本発明は、上述の問題に鑑み、デッドサイクルを無くし
てDMA転送を高速で行うことのできるDMAデータ転
送方式を提供することを目的としている。
てDMA転送を高速で行うことのできるDMAデータ転
送方式を提供することを目的としている。
本発明は、上述のr!J題を解決するため、第1図に示
すように、中央処理袋Nlと、メモリ2と、入出力装置
3.4と、2個のDMAコントローラ7.8と、前記中
央処理装置l及び前記2個のDMAコントローラ7.8
とこれらに接続されるアドレスバスAB及びデータバス
DBとの間にそれぞれ介在するバスゲート9.10.1
1と、前記バスゲー)9.10.11を’ismするバ
ス制璽部5と、DMAデータ転送の要求を受けて前記2
個のDMAコントローラ7.8のいずれかを動作させる
転送要求振り分け部6と、を有し、一方のDMAコント
ローラ7.8が内部準備中であるときには、他方のDM
Aコントローラ8,7又は中央処理装置1のいずれかが
動作するよう、2個のDMAコントローラ7.8を時分
割で動作させるように構成する。
すように、中央処理袋Nlと、メモリ2と、入出力装置
3.4と、2個のDMAコントローラ7.8と、前記中
央処理装置l及び前記2個のDMAコントローラ7.8
とこれらに接続されるアドレスバスAB及びデータバス
DBとの間にそれぞれ介在するバスゲート9.10.1
1と、前記バスゲー)9.10.11を’ismするバ
ス制璽部5と、DMAデータ転送の要求を受けて前記2
個のDMAコントローラ7.8のいずれかを動作させる
転送要求振り分け部6と、を有し、一方のDMAコント
ローラ7.8が内部準備中であるときには、他方のDM
Aコントローラ8,7又は中央処理装置1のいずれかが
動作するよう、2個のDMAコントローラ7.8を時分
割で動作させるように構成する。
入出力装置3からDMA要求があると、転送要求振り分
け部6は一方のDMAコントローラ7を動作させるため
の信号を送り、この信号を受けたDMAコントローラは
、適当なタイミングで内部準備を開始する。
け部6は一方のDMAコントローラ7を動作させるため
の信号を送り、この信号を受けたDMAコントローラは
、適当なタイミングで内部準備を開始する。
DMAコントローラ7が内部準備中は、そのDMAコン
トローラ7に接続されたバスゲート10をハイインピー
ダンスに保持してバスAB、DBから切り離し、その間
にCPUIは動作を続行する。
トローラ7に接続されたバスゲート10をハイインピー
ダンスに保持してバスAB、DBから切り離し、その間
にCPUIは動作を続行する。
内部準備が終わると、バス制御部5はCPUIをウェイ
ト状態とし且つCPUIに接続されたバスゲート9をハ
イインピーダンスにすることによってバスから切り離し
、同時に、当Xi D M Aコントローラ7に接続さ
れたバスゲート10をイネーブルにしてDMA転送を実
行する。
ト状態とし且つCPUIに接続されたバスゲート9をハ
イインピーダンスにすることによってバスから切り離し
、同時に、当Xi D M Aコントローラ7に接続さ
れたバスゲート10をイネーブルにしてDMA転送を実
行する。
1回のDMA転送に連続して他の入出力装置4からDM
A要求がある場合には、転送要求振り分け部6は他方の
DMAコントローラ8を動作させるための信号を送り、
この信号を受けたDMAコントローラ8は、一方のDM
Aコントローラ7によるDMA転送中に内部準備を行う
。
A要求がある場合には、転送要求振り分け部6は他方の
DMAコントローラ8を動作させるための信号を送り、
この信号を受けたDMAコントローラ8は、一方のDM
Aコントローラ7によるDMA転送中に内部準備を行う
。
一方のDMAコントローラ7によるDMA転送が終了す
ると、他方のDMAコントローラ8によるDMA転送が
連続して実行される。
ると、他方のDMAコントローラ8によるDMA転送が
連続して実行される。
以下、本発明の実施例を図面を参照しつつ説明する。
第1図は、本発明のDMAデータ転送方式による回路の
ブロック図である。
ブロック図である。
第1図において、メモリ2及び2個の入出力装置3.4
は、アドレスバスAB及びデータバスDBによって互い
に接続され、且つバスゲート9を介してCPUIに接続
されている。2個のDMAコントローラ7.8は、それ
ぞれバスゲート10゜11を介してアドレスバスAB及
びデータバスDBに接続されている。
は、アドレスバスAB及びデータバスDBによって互い
に接続され、且つバスゲート9を介してCPUIに接続
されている。2個のDMAコントローラ7.8は、それ
ぞれバスゲート10゜11を介してアドレスバスAB及
びデータバスDBに接続されている。
転送要求振り分け部6は、メモリ2又は入出力装置3.
4からのDMA転送要求信号S7によって、2個のDM
Aコントローラ7.8のいずれかを動作させるための制
御n信号S8,39を出力する。
4からのDMA転送要求信号S7によって、2個のDM
Aコントローラ7.8のいずれかを動作させるための制
御n信号S8,39を出力する。
バス制御部5は、DMAコントローラ7.8からのバス
制御要求信号33.S5によって、バスゲート9〜11
を制御するゲート制御信号310〜S12を出力すると
ともに、CPUIにウェイト信号S1を出力し、また、
DMAコントローラ7.8にバス制御応答信号S4,3
6を出力する。
制御要求信号33.S5によって、バスゲート9〜11
を制御するゲート制御信号310〜S12を出力すると
ともに、CPUIにウェイト信号S1を出力し、また、
DMAコントローラ7.8にバス制御応答信号S4,3
6を出力する。
バス制でn部5及び転送要求振り分け部6は、DMA転
送要求信号S7があった場合において、いずれか一方の
DMAコントローラ7.8が内部準備中であるときには
、他方のDMAコントローラ8.7又はCPUIのいず
れかが動作するよう、CPUI、DMAコントローラ7
.8及びバスゲート9〜11を制御する。
送要求信号S7があった場合において、いずれか一方の
DMAコントローラ7.8が内部準備中であるときには
、他方のDMAコントローラ8.7又はCPUIのいず
れかが動作するよう、CPUI、DMAコントローラ7
.8及びバスゲート9〜11を制御する。
次に、第1図に示すブロック図によるDMA転送制御に
ついて、第2図に示すタイミングチャートを参照にして
説明する。
ついて、第2図に示すタイミングチャートを参照にして
説明する。
いずれか一方の入出力装置3,4、例えば入出力袋W3
からDMA転送要求信号S7があると、転送要求振り分
け部6は、いずれか一方のDMAコントローラ7.8、
例えばDMAコントローラ7を動作させるために制御信
号S8を送り、DMAコントローラ7はこの制御信号S
8を受けてバス制jB要求信号S3をバス制御部5へ出
力する。
からDMA転送要求信号S7があると、転送要求振り分
け部6は、いずれか一方のDMAコントローラ7.8、
例えばDMAコントローラ7を動作させるために制御信
号S8を送り、DMAコントローラ7はこの制御信号S
8を受けてバス制jB要求信号S3をバス制御部5へ出
力する。
バス制御部5は、DMAコントローラ7へバス制?H応
答信号S4を適当なタイミングで返すとともに、バスゲ
ート9をイネーブルに保持してCPU1の動作を続行さ
せ、バスゲート]、0.11をハイインピーダンスに保
持してバスから切り離しておく。
答信号S4を適当なタイミングで返すとともに、バスゲ
ート9をイネーブルに保持してCPU1の動作を続行さ
せ、バスゲート]、0.11をハイインピーダンスに保
持してバスから切り離しておく。
バス制御応答信号S4によってDMAコントローラ7は
内部準備を開始し、lマシンサイクル内で内部準備を終
了する6次のマシンサイクルでは、バス制御部5は、ウ
ェイト信号S1によってCPU1をウェイト状態とし、
ゲート制御信号S10によってバスゲート9をハイイン
ピーダンスにし、ゲート制御信号Sllによってバスゲ
ート10をイネーブルにし、DMA転送を実行する。
内部準備を開始し、lマシンサイクル内で内部準備を終
了する6次のマシンサイクルでは、バス制御部5は、ウ
ェイト信号S1によってCPU1をウェイト状態とし、
ゲート制御信号S10によってバスゲート9をハイイン
ピーダンスにし、ゲート制御信号Sllによってバスゲ
ート10をイネーブルにし、DMA転送を実行する。
1回のDMA転送が終了すると、バスゲート9をイネー
ブルにしバスゲート10をハイインピーダンスにしてC
PUIの動作を実行する。
ブルにしバスゲート10をハイインピーダンスにしてC
PUIの動作を実行する。
1回のDMA転送に連続して他の入出力装置4からDM
A転送要求信号S7がある場合には、転送要求振り分け
部6は他方のDMAコントローラ8を動作させるための
制御信号S9を送り、DMAコントローラ8は、バス制
御部5との間でバス制御要求信号S5及びバス制御応答
信号S6をやりとりした後、内部準備を1マシンサイク
ル内で終了させる。その間は、バス制御部5はバスゲー
ト10をイネーブルに保持してDMAコントローラ7の
動作を続行させ、バスゲート11をハイインピーダンス
に保持してバスから切り離しておく。
A転送要求信号S7がある場合には、転送要求振り分け
部6は他方のDMAコントローラ8を動作させるための
制御信号S9を送り、DMAコントローラ8は、バス制
御部5との間でバス制御要求信号S5及びバス制御応答
信号S6をやりとりした後、内部準備を1マシンサイク
ル内で終了させる。その間は、バス制御部5はバスゲー
ト10をイネーブルに保持してDMAコントローラ7の
動作を続行させ、バスゲート11をハイインピーダンス
に保持してバスから切り離しておく。
DMAコントローラ8の内部準備が終了すると、バスゲ
ートlOをハイインピーダンスにしバスゲート11をイ
ネーブルにし、DMAコントローラ8によるDMA転送
を実行する。
ートlOをハイインピーダンスにしバスゲート11をイ
ネーブルにし、DMAコントローラ8によるDMA転送
を実行する。
すなわち、第3図に示すように、DMAコントローラ7
.8の内部準備中には、CPUIが処理動作を行い、又
は他方のDMAコントローラ8゜7によるDMA転送が
行われる。これによって、一方のDMAコントローラ7
によるDMA転送が終了すると、他方のDMAコントロ
ーラ8によるDMA転送が連続して実行される。
.8の内部準備中には、CPUIが処理動作を行い、又
は他方のDMAコントローラ8゜7によるDMA転送が
行われる。これによって、一方のDMAコントローラ7
によるDMA転送が終了すると、他方のDMAコントロ
ーラ8によるDMA転送が連続して実行される。
上述の実施例によると、DMA転送を行う際に、一方の
DMAコントローラ7.8の内部準備のためのサイクル
においては、CPUI又は他方のDMAコントローラ8
.7が動作しており、回路全体としての見掛は上は内部
準備サイクルが無くなる。したがって、デッドサイクル
が無くなり、DMA転送が高速で行われ、装置全体の処
理速度が向上する。特に、サイクルスチールモードでの
DMA転送では、これによってDMA転送速度が大幅に
向上し、装置全体の処理速度の向上に寄与するところが
大である。
DMAコントローラ7.8の内部準備のためのサイクル
においては、CPUI又は他方のDMAコントローラ8
.7が動作しており、回路全体としての見掛は上は内部
準備サイクルが無くなる。したがって、デッドサイクル
が無くなり、DMA転送が高速で行われ、装置全体の処
理速度が向上する。特に、サイクルスチールモードでの
DMA転送では、これによってDMA転送速度が大幅に
向上し、装置全体の処理速度の向上に寄与するところが
大である。
本発明によると、DMAコントローラの内部準備サイク
ルが見掛は上無くなり、これによってデッドサイクルが
無くなり、DMA転送が高速で行われ、CPUの処理速
度が向上する。
ルが見掛は上無くなり、これによってデッドサイクルが
無くなり、DMA転送が高速で行われ、CPUの処理速
度が向上する。
特に、サイクルスチールモードでのDMA転送では、こ
れによってDMA転送速度が大幅に向上し、CPUの処
理速度の向上に寄与するところが大である。
れによってDMA転送速度が大幅に向上し、CPUの処
理速度の向上に寄与するところが大である。
第1@は本発明のDMAデータ転送方式による回路のブ
ロック図、 第2図は第1図の回路によるDMA転送のタイミングチ
ャート、 第3図は第1図の回路によるDMA転送の他の例のタイ
ミングチャート、 第4図は従来のDMAデータ転送方式による回路のブロ
ック図、 第5図は第4図の回路によるDMA転送のタイミングチ
ャートである。 図において、 lはCPU (中央処理装置)、 2はメモリ、 3.4は入出力装置、 5はバス制御部、 6は転送要求振り分け部、 7.8はDMAコントローラ、 9.10.11はバスゲート、 ABはアドレスバス、 DBはデータバスである。 !1図の回路によるDMA転送の他の例のタイミングチ
ャート第3図
ロック図、 第2図は第1図の回路によるDMA転送のタイミングチ
ャート、 第3図は第1図の回路によるDMA転送の他の例のタイ
ミングチャート、 第4図は従来のDMAデータ転送方式による回路のブロ
ック図、 第5図は第4図の回路によるDMA転送のタイミングチ
ャートである。 図において、 lはCPU (中央処理装置)、 2はメモリ、 3.4は入出力装置、 5はバス制御部、 6は転送要求振り分け部、 7.8はDMAコントローラ、 9.10.11はバスゲート、 ABはアドレスバス、 DBはデータバスである。 !1図の回路によるDMA転送の他の例のタイミングチ
ャート第3図
Claims (1)
- (1)中央処理装置(1)と、 メモリ(2)と、 入出力装置(3)(4)と、 2個のDMAコントローラ(7)(8)と、前記中央処
理装置(1)及び前記2個のDMAコントローラ(7)
(8)とこれらに接続されるアドレスバス(AB)及び
データバス(DB)との間にそれぞれ介在するバスゲー
ト(9)(10)(11)と、 前記バスゲート(9)(10)(11)を制御するバス
制御部(5)と、 DMAデータ転送の要求を受けて前記2個のDMAコン
トローラ(7)(8)のいずれかを動作させる転送要求
振り分け部(6)と、を有し、 一方のDMAコントローラ(7)(8)が内部準備中で
あるときには、他方のDMAコントローラ(8)(7)
又は中央処理装置(1)のいずれかが動作するよう、2
個のDMAコントローラ(7)(8)を時分割で動作さ
せるようにしたことを特徴とするDMAデータ転送方式
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25281288A JPH0298765A (ja) | 1988-10-05 | 1988-10-05 | Dmaデータ転送方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25281288A JPH0298765A (ja) | 1988-10-05 | 1988-10-05 | Dmaデータ転送方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0298765A true JPH0298765A (ja) | 1990-04-11 |
Family
ID=17242555
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25281288A Pending JPH0298765A (ja) | 1988-10-05 | 1988-10-05 | Dmaデータ転送方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0298765A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04312156A (ja) * | 1991-04-11 | 1992-11-04 | Mitsubishi Electric Corp | バスアービタ |
-
1988
- 1988-10-05 JP JP25281288A patent/JPH0298765A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04312156A (ja) * | 1991-04-11 | 1992-11-04 | Mitsubishi Electric Corp | バスアービタ |
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