JPH06149725A - プロセッサ応用装置 - Google Patents

Abstract

(57)【要約】 【目的】本発明はＣＰＵを制御の中枢とし、ＤＭＡ（ダ
イレクト・メモリ・アクセス）転送を可能としたシステ
ムにおいて、ＤＭＡ転送中にＣＰＵによる他の処理を行
えるようにしたシステムを提供することにある。 【構成】メモリのアドレス空間を少なくとも２分割し、
また、ＤＭＡ転送処理系402 とＣＰＵによる処理系401,
403 とを分離／結合制御する切り替え手段407,408 を設
けると共に、前記分割されたメモリのアドレス空間の一
方を前記ＣＰＵによる処理系に、また、他方を前記ＤＭ
Ａ転送処理系に分配して設け、それぞれ通信用のバッフ
ァメモリとして利用可能にし、ＤＭＡ転送時には切り替
え手段によりＤＭＡ転送処理系とＣＰＵによる処理系と
を分離して、ＣＰＵによる処理系をＤＭＡ転送処理中に
稼働可能にすることを特徴としている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は外部とメモリ間でのデー
タ転送を直接行うＤＭＡコントローラと、ＣＰＵに対し
て割り込みを発生するような周辺回路等を有するプロセ
ッサ応用装置に関する。

【０００２】

【従来の技術】コンピュータ・システムにおいて、外部
とシステム内部のメモリとの間でのデータ転送を高速で
行うための技術としてはダイレクト・メモリ・アクセス
（以下、ＤＭＡと呼ぶ）が一般的である。この技術はＣ
ＰＵを介在させることなく、直接、メモリをリード・ラ
イト制御して外部とメモリとの間で、データを授受する
ことができるために、データの転送速度はメモリの動作
速度に近い速度が実現でき、連続するデータを送受する
に大変有利である。

【０００３】このＤＭＡはアクセスすべきメモリのアド
レスとリード・ライトの制御をＣＰＵと無関係に行うＤ
ＭＡコントローラと、ＣＰＵに対して割り込みを発生す
る周辺回路等を有するコンピュータシステムにおいて、
ＤＭＡコントローラに読出し開始アドレスまたは書き込
み開始アドレスと、アクセスすべきバイト数をセット
し、ＣＰＵをシステムバスから切り離してから、ＤＭＡ
コントローラを起動させると、読出しモードのときは上
記開始アドレスからメモリをアドレス順に、上記バイト
数分、読出し操作し、システムバスにおけるデータバス
上に送出し、また、書き込みモードのときは上記開始ア
ドレスからメモリをアドレス順に、上記バイト数分、ア
クセスさせながらシステムバスにおけるデータバス上の
データを取り込んで書き込むと云うものである。

【０００４】ＤＭＡを使用した従来における通信システ
ムの一例を図５に示す。図５において、４１はＣＰＵ
（プロセッサ）であり、４２はＤＭＡ（ダイレクト・メ
モリ・アクセス）コントローラ、４３および４４はそれ
ぞれインタフェース用ＬＳＩ、４５はメモリ、４６はこ
れらが接続されるデータバスである。また、５１および
５２は伝送速度がそれぞれ異なるシリアルの通信路であ
り、図４の通信システムは、異なる２つの通信路５１，
５２とリアルタイムでデータ授受をを行うシステムを示
している。

【０００５】ＣＰＵは例えば、マイクロプロセッサを使
用しており、プログラムを実行して演算や各種制御を実
施するものであり、プログラム実行やデータの入出力動
作に必要になメモリのアドレス制御等も行う。

【０００６】通信路５１はインタフェース用ＬＳＩ ４
３に接続され、通信路５２はインタフェース用ＬＳＩ
４４に接続されている。インタフェース用ＬＳＩ ４３
および４４はそれぞれ内部と外部との間のデータ通信用
のＬＳＩであり、受信モードではシリアルデータを受信
してパラレルデータに変換して出力し、送信モードでは
送信すべきパラレルデータをシリアルデータに変換して
出力する機能を有するものであって、受信モードではそ
れぞれシリアルの通信路である通信路５１および５２の
うち、対応する通信路からの受信データを取り込み、パ
ラレルバスであるデータバス４６上に出力し、送信モー
ドではデータバス４６上のパラレルデータを取り込ん
で、対応する通信路に出力するものである。

【０００７】また、通信路５１はＣＰＵ ４１によるデ
ータ操作処理によっても十分間に合う程度の低速の伝送
路であるとし、通信路５２はＣＰＵ ４１を介在させた
データ操作処理では間に合わないような高速な伝送路で
あるとすると、低速な通信路５１に繋がるインタフェー
ス用ＬＳＩ ４３は通信路５１からデータ受信するとＣ
ＰＵ ４１に対して割り込み要求をかけ、ＣＰＵ ４１
にこの受信データの取り込みを実施させ、また、ＣＰＵ
４１の制御のもとにデータバス４６上のデータを取り
込ませ、この取り込ませたデータを通信路５１へ送信さ
せることができる。

【０００８】また、高速な通信路５２に繋がるインタフ
ェース用ＬＳＩ ４４はＤＭＡコントローラ４２の制御
のもとに通信路５２とデータバス４６との間でデータ授
受を行うものであり、メモリ４５はＣＰＵ ４１もしく
はＤＭＡコントローラ４２の制御のもとにリードライト
のアクセスがなされ、データバス４６との間でデータ授
受を行うことができる。メモリ４５はＣＰＵ ４１の実
行する各種プログラムを記憶する他、データ領域、プロ
グラム実行に当たってのＣＰＵ ４１の作業領域そし
て、データ伝送の際のバッファメモリ等にも使用され
る。

【０００９】ＤＭＡコントローラ４２はメモリ４５はＣ
ＰＵ ４１の介在なしに直接、メモリ４５のリードライ
ト制御を行うためのコントローラであり、ＤＭＡ制御を
実施するときはＣＰＵ ４１を停止状態にし、リードラ
イト制御およびアドレス制御を実施する。ここで、一方
の通信路５１からデータを受信し、他方の通信路５２に
送信する場合の処理を考えてみる。

【００１０】通信路５１から受信するデータの到来は通
信路５１を介してインタフェース用ＬＳＩ ４３と対向
する送信側の相手装置の状態に依存することになるが、
このときデータが連続的に到着する場合はその時間間
隔、すなわち、周期の最小値がＴであるとする。

【００１１】このような条件下でのデータ受信に対して
のＣＰＵ ４１の処理方式としては、インタフェース用
ＬＳＩ ４３からの割り込み要求を受け付け、データ到
着に応じてその都度バッファメモリ（この例ではメモリ
４５上設けてある）に転送する形態が一般的である。ま
た、ＣＰＵ ４１が実行すべき命令は通常、メモリ４５
に格納されており、ＣＰＵ ４１が動作するためには、
そのメモリ４５へのアクセスが必要である。

【００１２】一方、高速の通信路５２に対するデータ転
送については、伝送レートが通信路５１より相対的に高
速ならばＤＭＡコントローラ４２がメモリ４５とインタ
フェース用ＬＳＩ ４４間でＤＭＡ転送するのが理想で
あるが、通信路５１からの受信データはインタフェース
用ＬＳＩ ４３に取り込まれる毎にＣＰＵ ４１に割り
込みをかけ、この取り込まれたデータをＣＰＵ ４１に
よりメモリ４５のバッファメモリ領域に一旦、格納さ
せ、このバッファメモリ領域の格納データをインタフェ
ース用ＬＳＩ ４４に送って通信路５２へと送り出すか
たちになるので、通信路５１からの受信データ取り込み
リアルタイムで行う場合にこの受信データ取り込みに伴
うインタフェース用ＬＳＩ ４３からの割り込み処理や
この割り込み処理に伴う入力データのバッファメモリに
対する格納等の処理と云ったＣＰＵ４１での処理が必要
なことを考慮すれば、ＣＰＵの停止を強制するＤＭＡ転
送は実用上、困難になっていた。

【００１３】

【発明が解決しようとする課題】ＣＰＵを制御の中枢と
して使用し、伝送速度の異なる２つの通信路間のデータ
授受を行なわせるシステムにおいては、データ授受をリ
アルタイムで行う必要のある場合、通信路が低速であれ
ばその通信路とはＣＰＵの制御のもとにデータを授受す
るインタフェースを使用し、バッファメモリに一旦、蓄
え、これを読出して送信側の通信路に対し、データを授
受するインタフェースを介してこの読出したデータを送
り出すようにすれば良いが、伝送路が高速の場合ではＣ
ＰＵの制御のもとに転送していたのでは間に合わない。

【００１４】高速伝送が要求される場合、一般的にはＤ
ＭＡ転送を行うが、これはＣＰＵを停止状態におき、Ｄ
ＭＡコントローラにより、リードライト制御とアドレス
制御を行ってゆくものであるから、受信側が低速の場合
にはリアルタイムで受信を行う必要があるときは、ＣＰ
Ｕを停止状態にするわけにゆかない。

【００１５】すなわち、データ授受をリアルタイムで行
うためには、ＣＰＵの制御を必要とする入出力インタフ
ェースを使用している以上、このインタフェースのデー
タ授受に伴う割り込みに対する応答処理が必要となるこ
とから、ＣＰＵの停止を強要するＤＭＡ転送は事実上、
利用できず、従って、バッファメモリと高速側通信路の
入出力インタフェース間のデータ転送に関しては、ＤＭ
Ａが使用できないと云う問題が生じ、方式設計に大幅な
制約を受ける云う問題があった。

【００１６】そこで、この発明の目的とするところは、
通信路との間の高速なＤＭＡ転送実行中に、同時に通信
路からのデータ受信などの他のプロセスを処理できるよ
うにしたシステムを実現可能にするプロセッサ応用装置
を提供することにある。

【００１７】

【課題を解決するための手段】上記目的を達成するた
め、本発明は次のように構成する。すなわち、バスを介
してメモリとプロセッサとダイレクト・メモリ・アクセ
ス手段とを接続したシステムであって、前記プロセッサ
によるメモリ・アクセス制御に代えてダイレクト・メモ
リ・アクセス手段によりメモリを直接、アクセスしてメ
モリと外部とのデータ転送を行うことができるようにし
たプロセッサ応用システムにおいて、ダイレクト・メモ
リ・アクセス手段によるダイレクト・メモリ・アクセス
転送処理系とプロセッサによる処理系とを分離／結合制
御すべく、前記バスを切り替え制御する切り替え手段を
設けると共に、プロセッサの持つアドレス空間を分割し
て一方をプロセッサの処理系、他方をダイレクト・メモ
リ・アクセス転送処理系に割り当てて前記メモリを配置
し、且つ、プロセッサにはダイレクト・メモリ・アクセ
ス転送時に前記切り替え手段に分離制御させる処理機能
を持たせて構成する。

【００１８】

【作用】上記の構成において、ダイレクト・メモリ・ア
クセス（ＤＭＡ）転送処理系とプロセッサ（ＣＰＵ）に
よる処理系とを分離／結合制御すべく、前記バスを切り
替え制御する切り替え手段が設けてあり、ＤＭＡ転送処
理の際にはＣＰＵは当該切り替え手段により前記処理系
を分離するように制御する。そのため、ＤＭＡ転送処理
系とＣＰＵ処理系とはハードウェアとして分離された状
態になり、ＣＰＵ処理系はＤＭＡ転送処理とは無関係に
なって独自に動作を続けることができる。

【００１９】このように本発明によれば、メモリのアド
レス空間を少なくとも２分割し、また、ＤＭＡ転送処理
系とＣＰＵによる処理系とを分離／結合制御する切り替
え手段を設けると共に、前記分割されたメモリのアドレ
ス空間の一方を前記ＣＰＵによる処理系に、また、他方
を前記ＤＭＡ転送処理系に分配して設け、それぞれ通信
用のバッファメモリとして利用可能にし、ＤＭＡ転送時
には切り替え手段によりＤＭＡ転送処理系とＣＰＵによ
る処理系とを分離して、ＣＰＵによる処理系をＤＭＡ転
送処理中に稼働可能にしたものであり、これにより、Ｄ
ＭＡ転送の処理中に、ＣＰＵによる処理を継続させるこ
とができるようになる。

【００２０】

【実施例】以下、本発明の一実施例について、図面を参
照して説明する。ここでは交換機に適用した例を図１に
ブロック図で示す。

【００２１】図１において、１は交換機本体（ＰＢ
Ｘ）、２ａ〜２ｎはそれぞれポートプロセッサ、４ａ，
４ｂはリモート（遠隔）・シェルフである。ポートプロ
セッサ２ａ〜２ｎは実端末（例えば、電話端末やファク
シミリ端末、局回線）とのインタフェースをとるための
ものであって、通常は交換機本体１に収容される。

【００２２】また、リモート・シェルフ４ａ，４ｂは交
換機内部のＣＰＵと、ポートプロセッサ２ａ〜２ｎとの
通常のインタフェースを、交換機本体１外に拡張するた
めのインタフェースである。

【００２３】本システムでは図に示すポートプロセッサ
２ａ〜２ｎは回線距離が、交換機本体１に収容される回
線の引き回し可能な距離の範囲外（許容範囲外）の距離
に設置されている。そのため、リモート・シェルフ４ａ
を交換機本体１に収容し、遠隔地にはリモート・シェル
フ４ｂを配設して、これらリモート・シェルフ４ａ，４
ｂ間はディジタル専用回線５で繋ぐことにより、このデ
ィジタル専用回線５を介してリモート・シェルフ４ａ，
４ｂを対向設置すると共に、一方のリモート・シェルフ
４ｂ（遠隔地側のリモート・シェルフ）を介してポート
プロセッサ２ａ〜２ｎを接続することにより、ポートプ
ロセッサ２ａ〜２ｎ側の端末を交換機本体１に収容して
あるものとする。すなわち、遠隔地のポートプロセッサ
２ａ〜２ｎにはそれぞれ遠隔地側の実端末が接続されて
いるものとする。

【００２４】このような構成の本システムは、交換機本
体１が構内交換機（ＰＢＸ）である場合に、遠隔の事業
所を含めた広範囲の距離に内線等が分散されているよう
なケースが相当する。

【００２５】図２にリモート・シェルフ４ａ，４ｂの内
部構成を示す。リモート・シェルフ４ａ，４ｂはＣＰＵ
４０１、ＸＰＣ（Ｘ. ２５プロトコルコントローラ）
４０２、インタフェース用ＬＳＩ ４０３、メインメモ
リ４０４、ＤＭＡ用バッファメモリ４０５、データバス
４０６、バス・アービタ４０７、バス・バッファ４０８
により構成されている。

【００２６】これらのうち、ＣＰＵ ４０１はリモート
・シェルフ内における制御の中枢を担うプロセッサであ
り、例えば、マイクロプロセッサを使用している。ま
た、ＣＰＵ ４０１は通信規約「Ｘ. ２５」のパケット
フォーマットに従うデータ・イメージをメインメモリ４
０４上に展開し、アドレス、バイト数をＸＰＣ ４０２
に通知し、ＸＰＣ ４０２に対してメインメモリ４０４
上に展開したデータをＤＭＡ転送処理させるように制御
する機能を有する。

【００２７】また、ＸＰＣ ４０２は通信規約「Ｘ. ２
５」のプロトコルをサポートする通信制御用ＬＳＩであ
り、ＤＭＡ機能を内蔵しており、ＣＰＵ ４０１から開
始アドレス、およびＤＭＡ転送するバイト数の情報を受
けて、この開始アドレスから指定バイト数分のデータを
読出して通信路５０２に送出し、あるいは開始アドレス
から指定バイト数分に達するまで逐次アドレスを更新し
つつ、通信路５０２からの受信データを書き込むと云っ
た制御を行うものである。

【００２８】また、ＸＰＣ ４０２はＤＭＡ機能を実行
開始するにあたり、ＣＰＵ ４０１にその通知をすると
共に、ＤＭＡ実行期間中はバス・アービタ４０７にそれ
を知らせるための信号を与えるようにしてあり、バス・
アービタ４０７はこの信号によってＸＰＣ ４０２の現
在の状態を把握することができるようになっている。

【００２９】ＣＰＵ ４０１のデータバス４０６は中間
にバス・バッファ４０８が介在され、このバス・バッフ
ァ４０８を境に図の左右領域Ａ，Ｂに区分けできるよう
にしてあり、このバス・バッファ４０８によりデータバ
ス４０６を左領域Ａと右領域Ｂに分断したり、統合した
りすることができる。

【００３０】また、５０１および５０２はそれぞれ通信
路であり、通信路５０２はディジタル専用線であり、制
御情報はＸ. ２５のプロトコルで伝送する。通信路５０
１は低速通信路、例えば、ポートプロセッサ２ａ〜２ｎ
（遠隔地側の場合）や交換機本体（ＰＢＸ）１内部のシ
ステムバスに接続されるインタフェース（交換機側の場
合）に一端側が接続され、周期最小値Ｔ＝１２５μｓで
連続的に割り込みを発生し得る。尚、以下は低速通信路
を交換機本体（ＰＢＸ）１側として説明する。

【００３１】通信インタフェースＬＳＩ ４０３は交換
機本体１のインタフェースと、リモート・シェルフ４０
３との間でのデータの授受を行うための回路であり、デ
ータバス４０６における領域Ａ側に接続されている。そ
して、通信インタフェースＬＳＩ ４０３は交換機本体
１からデータを受信する毎にこれを取り込んでからＣＰ
Ｕ ４０１に割り込み要求をかけ、また、ＣＰＵ ４０
１からの要求により、データバス４６上のデータを取り
込んで通信路５１に送り出すと云った動作をするもので
ある。

【００３２】従って、ＣＰＵ ４０１にはこの割り込み
要求を受けると現在の処理を中断して割り込み要求を受
け付け、この割り込み要求により通信インタフェースＬ
ＳＩ４０３にその取り込んだデータをデータバス４０６
に出力させ、これをメインメモリ４０４の所定の領域に
一時記憶させると云った処理機能を持たせてある。

【００３３】メインメモリ４０４はＣＰＵ ４０１の各
種制御プログラムやデータを保持するものであり、デー
タバス４０６における領域Ａ側に接続されている。ＤＭ
Ａ用バッファメモリ４０５はＤＭＡ転送するデータの一
時保持用のメモリであり、データバス４０６における領
域Ｂ側に接続されている。

【００３４】バス・アービタ４０７は、データバス４０
６を領域Ａ，Ｂに分断したり、統合したりするための制
御を行う調停回路であり、ＣＰＵ ４０１の制御の元に
動作してバス・バッファ４０８を制御することにより、
このような調停動作をするものである。バス・バッファ
４０８はバス・アービタ４０７からの制御信号により、
データを通す状態になったり、ハイインピーダンス状態
になったりする。

【００３５】本システムでは、図３に示すように、ＣＰ
Ｕ ４０１の持つアドレス空間のうち、ＣＰＵ ４０１
の制御プログラムやそのプログラム実行に必要なデータ
の格納領域としてプログラム格納領域Ｅ１を定め、ま
た、通信インタフェースＬＳＩ４０３との間での授受デ
ータを格納するための第１のバッファ領域Ｅ２を定め、
更にまた、ＤＭＡ転送用のデータ格納に供するＤＭＡ転
送用の第２のバッファ領域Ｅ３を定めて、それぞれ異な
るアドレス領域に割り付けてあり、これらのうちプログ
ラム格納領域Ｅ１と第１のバッファ領域Ｅ２はメインメ
モリ４０４の割り付けアドレスに割り付けてあり、第２
のバッファ領域Ｅ３はＤＭＡ用バッファメモリ４０４の
割り付けアドレスに割り付けてある。

【００３６】そして、ＣＰＵ ４０１により制御される
バス・アービタ４０７により、バス・バッファ４０８は
制御されてデータバス４０６を、ＸＰＣ ４０２による
ＤＭＡ転送時にはＡ，Ｂの２領域に分断し、ＤＭＡ転送
が行われていないときはＡ，Ｂの２領域分断を解除する
ように制御される結果、ＤＭＡ転送処理時でも、データ
バス４０６の領域ＡをＤＭＡ転送処理系である領域Ｂと
完全に隔離して、独立して動作可能な状態におくことが
できるようになっている。このような構成の本システム
の作用を説明する。

【００３７】ＰＢＸ側より通信路５０１を介して送信デ
ータが最小周期１２５μｓで到来するとする。この送信
データは通信インタフェース４０３に取り込まれ、通信
インタフェース４０３はこの取り込み毎に割り込み要求
をＣＰＵ ４０１に出力する。ＣＰＵ ４０１は割り込
み要求を受けると処理を中断してこの要求を受け付け、
通信インタフェース４０３に取り込まれたデータをメイ
ンメモリ４０４の第１のバッファ領域Ｅ２に格納する。

【００３８】このようにして、ＰＢＸ側より伝送されて
くる送信データは通信インタフェース４０３に取り込ま
れ、その都度の割り込み処理により、メインメモリ４０
４の第１のバッファ領域Ｅ２に格納されてゆく。

【００３９】そして、このメインメモリ４０４の第１の
バッファ領域Ｅ２に格納されたデータは、通信路５０２
に伝送するにあたって、ＤＭＡ用バッファメモリ４０５
に転送される。この転送はＣＰＵ ４０１により、転送
処理のルーチン実行時に順次行われる。転送処理によ
り、所定量のデータがＤＭＡ用バッファメモリ４０５に
蓄積されると、ＣＰＵ ４０１は通信路５０２への転送
をＸＰＣ ４０２に指令する。

【００４０】このとき、ＣＰＵ ４０１はＤＭＡ用バッ
ファメモリ４０５のアドレス空間のうち、転送すべきデ
ータが蓄積された領域の先頭アドレスと、転送すべきバ
イト数の情報をデータバス４０６に送り出し、ＸＰＣ
４０２にセットさせる。そして、バス・アービタ４０７
にバス・バッファ４０６をハイインピーダンス状態にす
るように指令し、これによって、バス・アービタ４０７
はバス・バッファ４０８をハイインピーダンス状態に保
つ。従って、ハイインピーダンス状態になったバス・バ
ッファ４０８によりデータバス４０６はＡ，Ｂの２領域
に分断され、互いの領域が完全に隔離される。

【００４１】一方、先頭アドレスと、転送すべきバイト
数の情報を受け、且つ、ＤＭＡ転送の指令を受けたＸＰ
Ｃ ４０２は前記先頭アドレスより順次、アドレス更新
しつつ、バッファメモリ４０５を読出し制御し、この読
出したデータを通信路５０２に送出する。

【００４２】このとき、バス・バッファ４０８により分
断されたデータバス４０６のＡ領域ではＤＭＡ転送の影
響をなにも受けない状態になる。そのため、ＣＰＵ ４
０１はＤＭＡによる動作停止を強制されることなく、制
御プログラムの実行を可能にする。従って、ＰＢＸ側よ
り通信路５０１を介して送信データが到来する毎に通信
インタフェース４０３から発生する割り込み要求を受け
付けることができ、受信処理を継続することが可能にな
る。

【００４３】また、ＸＰＣ ４０２では転送すべきバイ
ト数分、読出しが終了したところでＤＭＡ転送を終了
し、バス・アービタ４０７に知らせる。これにより、バ
ス・アービタ４０７はバス・バッファ４０８のハイイン
ピーダンス状態を解き、データバス４０６の分断されて
いたＡ，Ｂの領域を統合する。

【００４４】このように、異なる２つの通信路５０１お
よび通信路５０２の各々に対応するバッファメモリのマ
ッピングを独立にし、独立させたバッファメモリをＤＭ
Ａ処理系とＣＰＵ処理系の２つに分断させることができ
るようにすると共に両処理系を、隔離できるようにした
たため、ＤＭＡ処理系とＣＰＵ処理系を別々に並行して
動作させることが可能になり、ＸＰＣ ４０２が通信路
５０２との間でＤＭＡ転送処理中であっても、ＣＰＵ
４０１は通信インタフェースＬＳＩ ４０３からの割り
込みに応じてリアルタイムでバッファリング処理を行う
ことが可能となる。

【００４５】通信路５０２からの受信データのＤＭＡ転
送は、通信路５０２からデータを受信することにより、
通信インタフェース４０３ｂがＤＭＡ転送を要求し、こ
れによってＸＰＣ ４０２がＣＰＵ ４０１にＤＭＡの
処理要求を出し、これによりＣＰＵ ４０１は開始アド
レスとバイト数をＸＰＣ ４０２に設定し、ＤＭＡ転送
を指令すると共に、バス・アービタ４０７に指令を出し
てバスバッファ４０８をハイインピーダンスの状態にす
る。従って、ハイインピーダンス状態になったバス・バ
ッファ４０８によりデータバス４０６はＡ，Ｂの２領域
に分断され、互いの領域が完全に隔離される。

【００４６】一方、先頭アドレスと、転送すべきバイト
数の情報を受け、且つ、ＤＭＡ転送の指令を受けたＸＰ
Ｃ ４０２は前記先頭アドレスより順次、アドレス更新
しつつ、バッファメモリ４０５にＸＰＣ ４０２の受信
データを書き込み制御する。

【００４７】このとき、バス・バッファ４０８により分
断されたデータバス４０６のＡ領域ではＤＭＡ転送の影
響をなにも受けない状態になる。そのため、ＣＰＵ ４
０１はＤＭＡによる動作停止を強制されることなく、制
御プログラムの実行を可能にする。

【００４８】ＸＰＣ ４０２では転送すべきバイト数
分、書き込みが終了したところでＤＭＡ転送を終了し、
バス・アービタ４０７に知らせる。これにより、バス・
アービタ４０７はバス・バッファ４０８のハイインピー
ダンス状態を解き、データバス４０６の分断されていた
Ａ，Ｂの領域を統合する。

【００４９】以上は、ＸＰＣ ４０２が通信路５０２と
の間でデータを直接転送する場合を例に説明したが、Ｄ
ＭＡ転送系にも通信用のインタフェースＬＳＩを介在さ
せて通信路５０２とＤＭＡ転送によるデータ授受を行う
構成とすることができる。その例を図４に示す。図４の
構成は基本的には図２のものと同じであるが、通信用の
インタフェースＬＳＩをＤＭＡ転送系にも持たせてある
点が異なる。

【００５０】この場合、４０３ａは低速通信用の、ま
た、４０３ｂは高速通信用のインタフェースＬＳＩであ
り、インタフェースＬＳＩ ４０３ａは図２で説明した
ものと同じである。

【００５１】高速通信用のインタフェースＬＳＩ ４０
３ｂは通信路５０２からデータを受信するとＸＰＣ ４
０２にＤＭＡ転送要求を出し、また、ＤＭＡ制御信号に
よって受信データを順次、データバス４０６に出力した
り、データバス４０６からのデータを取り込んで通信路
５０２に出力すると云った動作をする。

【００５２】また、ＸＰＣ ４０２は通信規約「Ｘ. ２
５」のプロトコルをサポートする通信制御用ＬＳＩであ
り、ＤＭＡ機能を内蔵しており、ＣＰＵ ４０１から開
始アドレス、およびＤＭＡ転送するバイト数の情報を受
けて、バッファメモリ４４０５をダイレクトにアクセス
し、この開始アドレスから指定バイト数分のデータを読
出してデータバス４０６に送出し、あるいは開始アドレ
スから指定バイト数分に達するまで逐次アドレスを更新
しつつ、バッファメモリ４０５に書き込むと云った制御
を行うものである。また、ＸＰＣ ４０２はＤＭＡ機能
を実行開始するにあたり、ＣＰＵ ４０１にその通知を
すると共に、ＤＭＡ実行期間中はバス・アービタ４０７
にそれを知らせるための信号を与えるようにしてあり、
バス・アービタ４０７はこの信号によってＸＰＣ ４０
２の現在の状態を把握することができるようになってい
る。

【００５３】このような構成の本システムはＣＰＵの制
御のもとに送受信データを授受する低速通信系は図２で
説明したシステムの動作と同じである。また、ＤＭＡ用
バッファメモリ４０５に転送された送信データをＤＭＡ
転送する場合は、ＣＰＵ ４０１は通信路５０２への転
送をＸＰＣ ４０２に指令する。

【００５４】このとき、ＣＰＵ ４０１はＤＭＡ用バッ
ファメモリ４０５のアドレス空間のうち、転送すべきデ
ータが蓄積された領域の先頭アドレスと、転送すべきバ
イト数の情報をデータバス４０６に送り出し、ＸＰＣ
４０２にセットさせる。そして、バス・アービタ４０７
にバス・バッファ４０６をハイインピーダンス状態にす
るように指令し、これによって、バス・アービタ４０７
はバス・バッファ４０８をハイインピーダンス状態に保
つ。従って、ハイインピーダンス状態になったバス・バ
ッファ４０８によりデータバス４０６はＡ，Ｂの２領域
に分断され、互いの領域が完全に隔離される。

【００５５】一方、先頭アドレスと、転送すべきバイト
数の情報を受け、且つ、ＤＭＡ転送の指令を受けたＸＰ
Ｃ ４０２は前記先頭アドレスより順次、アドレス更新
しつつ、バッファメモリ４０５の内容を読出し制御し、
この読出したデータを通信インタフェースＬＳＩ ４０
３ｂに取り込ませ、通信インタフェースＬＳＩ ４０３
ｂはこの取り込んだデータを通信路５０２に送出する。

【００５６】このとき、バス・バッファ４０８により分
断されたデータバス４０６のＡ領域ではＤＭＡ転送の影
響をなにも受けない状態になる。そのため、ＣＰＵ ４
０１はＤＭＡによる動作停止を強制されることなく、制
御プログラムの実行を可能にする。従って、ＰＢＸ側よ
り通信路５０１を介して送信データが到来する毎に通信
インタフェース４０３ａから発生する割り込み要求を受
け付けることができ、受信処理を継続することが可能に
なる。

【００５７】また、ＸＰＣ ４０２では転送すべきバイ
ト数分、読出しが終了したところでＤＭＡ転送を終了
し、バス・アービタ４０７に知らせる。これにより、バ
ス・アービタ４０７はバス・バッファ４０８のハイイン
ピーダンス状態を解き、データバス４０６の分断されて
いたＡ，Ｂの領域を統合する。

【００５８】通信路５０２からの受信データのＤＭＡ転
送は、通信路５０２からデータを受信することにより、
通信インタフェース４０３ｂがＤＭＡ転送を要求し、こ
れによってＸＰＣ ４０２がＣＰＵ ４０１にＤＭＡの
処理要求を出し、これによりＣＰＵ ４０１は開始アド
レスとバイト数をＸＰＣ ４０２に設定し、ＤＭＡ転送
を指令すると共に、バス・アービタ４０７に指令を出し
てバスバッファ４０８をハイインピーダンスの状態にす
る。従って、ハイインピーダンス状態になったバス・バ
ッファ４０８によりデータバス４０６はＡ，Ｂの２領域
に分断され、互いの領域が完全に隔離される。

【００５９】一方、先頭アドレスと、転送すべきバイト
数の情報を受け、且つ、ＤＭＡ転送の指令を受けたＸＰ
Ｃ ４０２は前記先頭アドレスより順次、アドレス更新
しつつ、バッファメモリ４０５に通信インタフェースＬ
ＳＩ ４０３ｂの受信データを書き込み制御する。

【００６０】このとき、バス・バッファ４０８により分
断されたデータバス４０６のＡ領域ではＤＭＡ転送の影
響をなにも受けない状態になる。そのため、ＣＰＵ ４
０１はＤＭＡによる動作停止を強制されることなく、制
御プログラムの実行を可能にする。

【００６１】ＸＰＣ ４０２では転送すべきバイト数
分、書き込みが終了したところでＤＭＡ転送を終了し、
バス・アービタ４０７に知らせる。これにより、バス・
アービタ４０７はバス・バッファ４０８のハイインピー
ダンス状態を解き、データバス４０６の分断されていた
Ａ，Ｂの領域を統合する。

【００６２】以上説明したように、本発明によれば、メ
モリのアドレス空間を少なくとも２分割し、また、ＤＭ
Ａ転送処理系とＣＰＵによる処理系とを分離／結合制御
する切り替え手段を設けると共に、前記分割されたメモ
リのアドレス空間の一方を前記ＣＰＵによる処理系に、
また、他方を前記ＤＭＡ転送処理系に分配して設け、そ
れぞれ通信用のバッファメモリとして利用可能にし、Ｄ
ＭＡ転送時には切り替え手段によりＤＭＡ転送処理系と
ＣＰＵによる処理系とを分離して、ＣＰＵによる処理系
をＤＭＡ転送処理中に稼働可能にしたものであり、これ
により、ＤＭＡ転送の処理中に、ＣＰＵによる処理を継
続させることができるようになり、ＤＭＡ処理を行いつ
つ、ＣＰＵによる他の処理を実行可能として、システム
の潜在的性能を十分に生かす設計を可能とすることがで
きる。尚、本発明は上記し、且つ、図面に示す実施例に
限定することなく、その要旨を変更しない範囲内で適宜
変形して実施し得るものである。

【００６３】

【発明の効果】以上、詳述したように本発明によれば、
通信路との間の高速なＤＭＡ転送実行中に、同時に通信
路からのデータ受信などの他のプロセスを処理できるよ
うにしたシステムを実現可能にするマイクロプロセッサ
応用装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の一実施例の全体構成を示すシステムブ
ロック図。

【図２】図１の要部の詳細を示すブロック図。

【図３】本システムでのメモリ空間の割り付け状況を説
明するメモリマップ。

【図４】本発明の他の実施例を示すブロック図。

【図５】従来例を説明するためのブロック図。

【符号の説明】

１…交換機（ＰＢＸ）本体、２ａ，２ｂ，〜４ｎ…ポー
トプロセッサ、５…ディジタル専用線、４１，４０１…
ＣＰＵ、４２…ＤＭＡコントローラ、４０２…、４０
３，４０３ａ，４０３ｂ…通信インタフェースＬＳＩ、
４５…メモリ、４０４…メインメモリ、４０５…ＤＭＡ
用バッファメモリ、４０６…データバス、４０８…バス
・バッファ、４０７…バス・アービタ、５０１，５０２
…通信路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】バスを介してメモリ，プロセッサおよびダ
   イレクト・メモリ・アクセス手段とを接続したシステム
   であって、前記プロセッサによるメモリ・アクセス制御
   に代えてダイレクト・メモリ・アクセス手段によりメモ
   リを直接、アクセスしてメモリと外部とのデータ転送を
   行うことができるようにしたプロセッサ応用システムに
   おいて、 ダイレクト・メモリ・アクセス手段によるダイレクト・
   メモリ・アクセス転送処理系とプロセッサによる処理系
   とを分離／結合制御すべく、前記バスを切り替え制御す
   る切り替え手段を設けると共に、プロセッサの持つアド
   レス空間を分割して一方をプロセッサの処理系、他方を
   ダイレクト・メモリ・アクセス転送処理系に割り当てて
   前記メモリを配置し、且つ、プロセッサにはダイレクト
   ・メモリ・アクセス転送時に前記切り替え手段に分離制
   御させる処理機能を持たせて構成することを特徴とする
   プロセッサ応用装置。