JPH0298215A - Clock forming circuit - Google Patents

Abstract

PURPOSE:To attain PLL control by controlling a frequency of a formed clock signal so that a data clock frequency of a digital data signal and a formed clock signal frequency are made coincident each other even if they are largely deviated and making the phase shift of the both coincident with each other. CONSTITUTION:The circuit is provided with a phase comparator 4, a pulse width/voltage conversion circuit 5, an envelope detection circuit 6, an integration synthesis circuit 7, a voltage controlled oscillator 8 and a phase comparison section 9 or the like. If a frequency of a data clock and that of a formed clock signal Ss differ from each other, the frequency of the formed clock signal Ss is controlled so as to make them coincident and if the phases of the both are deviated, the circuit acts like making them coincident. Thus, even if a frequency difference between the data clock controlling the inverted timing of a digital data signal and the formed clock signal is at the outside of prescribed locking range, the PLL control is applied.

Description

【発明の詳細な説明】 （産業上の利用分野） 所定の基準クロック信号に同期して形成されたデジタル
データ信号から、基準クロック信号に相当するクロック
信号を形成するクロック形成回路に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a clock forming circuit that forms a clock signal corresponding to a reference clock signal from a digital data signal formed in synchronization with a predetermined reference clock signal.

（従来の技術） この種のクロック形成回路は、ＰＬＬ制御により、デジ
タルデータ信号の反転タイミングと形成するクロック信
号の位相を比較し、これ等の位相が一致するようにクロ
ック信号の発振周波数を制御するものである。(Prior art) This type of clock forming circuit uses PLL control to compare the inversion timing of a digital data signal and the phase of a clock signal to be formed, and controls the oscillation frequency of the clock signal so that these phases match. It is something to do.

（発明が解決しようとする問題点） しかし、この位相比較は、デジタルデータ信号の反転タ
イミングを司るデータクロツタと、形成されたクロック
信号の周波数差が所定の引き込み範囲内にあるときのみ
可能であり、その範囲外の場合には、ＰＬＬ制御できな
い欠点が合った。(Problem to be Solved by the Invention) However, this phase comparison is only possible when the frequency difference between the data clock that controls the inversion timing of the digital data signal and the formed clock signal is within a predetermined pull-in range. Outside this range, there is a drawback that PLL control cannot be performed.

（問題点を解決するための手段） デジタルデータ信号から、該デジタルデータ信号の反転
タイミングを司るデータクロックに相当する形成クロッ
ク信号を形成するクロック形成回路であって、 前記デジタルデータ信号と前記形成クロック信号の位相
を比較し１位相差に応じてレベルが変化する位相差情報
信号を出力する位相差情報出力手段と。(Means for Solving the Problems) A clock forming circuit that forms, from a digital data signal, a forming clock signal corresponding to a data clock that controls the inversion timing of the digital data signal, the forming clock comprising the digital data signal and the forming clock. and a phase difference information output means for comparing the phases of the signals and outputting a phase difference information signal whose level changes according to one phase difference.

前記位相差情報信号に追従してレベル増加し、且つ前記
位相差情報信号が急激にレベル減少するときに所定の減
少特性でレベル減少する第１の包絡線信号と、前記位相
差情報信号に追従してレベル減少し、且つ前記位相差情
報信号が急激にレベル増加するときに所定の増加特性で
レベル増加する第２の包絡線信号とを出力する包絡線信
号出力手段と。a first envelope signal whose level increases following the phase difference information signal and whose level decreases with a predetermined decreasing characteristic when the level of the phase difference information signal rapidly decreases; and a second envelope signal whose level decreases and whose level increases with a predetermined increasing characteristic when the phase difference information signal rapidly increases in level.

前記第１と第２の包絡線信号の加算積分情報信号を出力
する積分手段と。and an integrating means for outputting a summation integral information signal of the first and second envelope signals.

少なくとも前記加算積分情報信号に基づいて周波数制御
される前記形成クロック信号を出力する形成クロック信
号出力手段とからなる。and forming clock signal output means for outputting the forming clock signal whose frequency is controlled based on at least the addition integral information signal.

（作用） 前記データクロックと前記形成クロック信号の周波数が
大きくずれている場合にもこれ等の周波数が一致するよ
うに作用する。(Function) Even if the frequencies of the data clock signal and the formation clock signal are largely different from each other, it acts so that these frequencies match.

（実施例） 第１図は、本発明の一実施例を示す回路図である。同図
中、演算増幅器１の反転入力端子には、抵抗Ｒ１を介し
て判定パルス信号ｓ１が印加されると共に、抵抗Ｒ４を
介して電源電圧Ｖｄが印加さ九ている。演算増幅器１の
非反転入力端子は、抵抗Ｒ２、Ｒ３を介してそれぞれ電
源電圧Ｖｄ、及びグランドに接続されている。更に演算
増幅器１の反転入力端子と出力端子間には、抵抗Ｒ５と
コンデンサＣ１が並列接続されている。(Embodiment) FIG. 1 is a circuit diagram showing an embodiment of the present invention. In the figure, a determination pulse signal s1 is applied to an inverting input terminal of an operational amplifier 1 via a resistor R1, and a power supply voltage Vd is applied via a resistor R4. The non-inverting input terminal of the operational amplifier 1 is connected to the power supply voltage Vd and ground via resistors R2 and R3, respectively. Further, a resistor R5 and a capacitor C1 are connected in parallel between the inverting input terminal and the output terminal of the operational amplifier 1.

これ等の演算増幅器１．抵抗Ｒ１〜Ｒ５、及びコンデン
サＣ１は積分回路を構成し１判定パルス信号Ｓ□のパル
ス幅に応じてレベル変動する判定電圧信号ｓ２を出力す
るパルス幅／電圧変換回路（以下、電圧変換回路と称す
）５となっている。These operational amplifiers1. The resistors R1 to R5 and the capacitor C1 constitute an integrating circuit, and a pulse width/voltage conversion circuit (hereinafter referred to as voltage conversion circuit) outputs a judgment voltage signal s2 whose level fluctuates according to the pulse width of the 1 judgment pulse signal S□. ) 5.

ベースが共に演算増幅器１の出力端子に接続されたトラ
ンジスタＱ１、Ｃ２のエミッタ間にはコンデンサＣ２、
Ｃ３が直列接続され、これ等コンデンサの接続点はグラ
ンドに接続されている。更にトランジスタＱ１のエミッ
タは、抵抗Ｒ７を介してマイナス電源−Ｖｃに、またト
ランジスタＱ２のエミッタは、抵抗Ｒ６を介してプラス
電源子Ｖｃにそれぞれ接続されている。これ等のトラン
ジスタＱ１、Ｃ２，コンデンサＣ２、Ｃ３、及び抵抗Ｒ
６、Ｒ７は、判定電圧信号Ｓ２の極大値と極小値の各包
絡線を検出する包絡線検波回路６を構成している。A capacitor C2 is connected between the emitters of the transistors Q1 and C2 whose bases are both connected to the output terminal of the operational amplifier 1.
C3 are connected in series, and the connection point of these capacitors is connected to ground. Further, the emitter of the transistor Q1 is connected to the negative power supply -Vc through a resistor R7, and the emitter of the transistor Q2 is connected to the positive power supply Vc through a resistor R6. These transistors Q1, C2, capacitors C2, C3, and resistor R
6 and R7 constitute an envelope detection circuit 6 that detects each envelope of the maximum value and minimum value of the determination voltage signal S2.

演算増幅器２の反転入力端子には、抵抗Ｒ１１を介して
前記極大値の包絡線信号Ｓ、が、また抵抗ＲＩＯを介し
て前記極小値の包絡線信号Ｓ、が、更に抵抗Ｒ１２を介
してプラス電源＋Ｖｃがそれぞれ印加される。一方、演
算増幅器２の非反転入力端子は直接グランドに接続され
ると共に、反転入力端子と出力端子間には、抵抗Ｒ１３
とコンデンサＣ４が並列接続されている。これ等の演算
増幅器２．抵抗ＲＩＯ−Ｒ１３、及びコンデンサＣ４は
、積分回路を構成し、各包絡線信号ｓ３とｓ４とを合成
した積分信号ＩＪｓを出力する積分合成回路７となって
いる。The inverting input terminal of the operational amplifier 2 receives the envelope signal S of the maximum value through the resistor R11, the envelope signal S of the minimum value through the resistor RIO, and further receives the positive signal S through the resistor R12. Power supply +Vc is applied to each. On the other hand, the non-inverting input terminal of the operational amplifier 2 is directly connected to the ground, and a resistor R13 is connected between the inverting input terminal and the output terminal.
and capacitor C4 are connected in parallel. These operational amplifiers2. The resistor RIO-R13 and the capacitor C4 constitute an integral circuit, and serve as an integral synthesis circuit 7 that outputs an integral signal IJs obtained by synthesizing the envelope signals s3 and s4.

バリキャップＣ８、コンデンサＣ６，Ｃ７、コイルＬ１
は直列に接続され、コイルＬ１の端子間には、抵抗Ｒ１
５とインバータ３が直列接続されている。更にバリキャ
ップＣ８とコンデンサＣ６の接続点には抵抗Ｒ８、Ｒ９
を介して包絡線信号Ｓｓとｓ４を合成した合成信号ｓ６
が印加され、バリキャップＣ８とコンデンサＣ７の接続
点には、抵抗Ｒ１４とコンデンサＣ５からなるフィルタ
により、積分信号Ｓ、をろ波した周波数誤差信号ｓ７が
印加される。これ等のバリキャップＣ８、コンデンサＣ
６、Ｃ７、コイルＬ１、抵抗Ｒ１５，及びインバータ３
は、電圧制御発振器（以下ｖＣ０と称す）８を構成して
いる。このｖｃｏｓのバリキャップＣ８は、印加される
各信号ｓ６と８７の差電圧に応じて容量が変化し、ｖｃ
ｏｓの発振周波数を可変する。Varicap C8, capacitors C6, C7, coil L1
are connected in series, and a resistor R1 is connected between the terminals of the coil L1.
5 and an inverter 3 are connected in series. Furthermore, resistors R8 and R9 are connected to the connection point between the varicap C8 and the capacitor C6.
A composite signal s6 that combines the envelope signal Ss and s4 via
is applied, and a frequency error signal s7 obtained by filtering the integral signal S by a filter consisting of a resistor R14 and a capacitor C5 is applied to the connection point between the varicap C8 and the capacitor C7. These varicap C8, capacitor C
6, C7, coil L1, resistor R15, and inverter 3
constitutes a voltage controlled oscillator (hereinafter referred to as vC0) 8. The capacitance of the vcos varicap C8 changes depending on the voltage difference between the applied signals s6 and 87, and
Change the os oscillation frequency.

位相比較器４は、ｖｃｏｓで形成され、且つ出力端子１
１から出力される形成クロック信号Ｓ。The phase comparator 4 is formed of vcos, and the output terminal 1
Formation clock signal S output from 1.

と入力端子１ｏを介して入力するデジタルデータ信号（
以下Ｄデータ信号と称す）ｓ、との位相を後述する規則
に従って比較し、ＦＥＴＱ３、Ｑ４を制御して判定パル
ス信号ｓ１を出力する。これ等の位相比較器４とＦＥＴ
Ｑ３、Ｑ４とで位相比較部９を構成している。and the digital data signal (
(hereinafter referred to as D data signal) s, according to a rule described later, and controls FETs Q3 and Q4 to output a determination pulse signal s1. These phase comparator 4 and FET
Q3 and Q4 constitute a phase comparison section 9.

以上の回路構成において、第１図乃至第４図を参照しな
がらその動作を説明する。The operation of the above circuit configuration will be explained with reference to FIGS. 1 to 4.

位相比較部９で位相比較される形成クロック信号Ｓ、と
Ｄデータ信号Ｓ１、及び比較結果に基づいて形成される
判定パルス信号Ｓ□の波形をぞれぞれ第２図に示す。FIG. 2 shows the waveforms of the formed clock signal S and the D data signal S1 whose phases are compared in the phase comparator 9, and the determination pulse signal S□ formed based on the comparison results.

位相比較部９は、以下に記す条件に従って動作する。The phase comparator 9 operates according to the conditions described below.

１）先ずＤデータ信号Ｓ、の状態反転時に同期して判定
パルス信号Ｓ工をグランドレベル状態（以下、Ｌレベル
状態と称す）とし、そして次に検出する形成クロック信
号Ｓ、の”Ｌ”から”Ｈ”への状態変化、及び”Ｈ”か
ら”Ｌ”への状態変化にそれぞれ同期して判定パルス信
号ｓ１を電源電圧Ｖｄのレベル（以下、Ｈレベル状態と
称す）。1) First, synchronize with the state reversal of the D data signal S, the judgment pulse signal S is set to the ground level state (hereinafter referred to as the L level state), and then from the "L" level of the forming clock signal S, which is detected. The determination pulse signal s1 is set to the level of the power supply voltage Vd (hereinafter referred to as the H level state) in synchronization with the state change to "H" and the state change from "H" to "L".

及びオープン状態とする。and open state.

第２図（ａ）に、Ｄデータ信号Ｓ、の各状態反転ａ、ｂ
、ｃに同期し、上記の条件に基づいて発生する判定パル
ス信号ｓ１の様子を示す。In FIG. 2(a), each state inversion a, b of the D data signal S is shown.
, c and is generated based on the above conditions.

２）判定パルス信号ｓ１がＨレベル状態からオープン状
態となるまえに次のＤデータ信号Ｓ、の状態反転を検出
すると、信号が重複する期間、判定パルス信号Ｓ工をオ
ープン状態とする。2) If a state inversion of the next D data signal S is detected before the determination pulse signal s1 changes from the H level state to the open state, the determination pulse signal S is brought into the open state during the period when the signals overlap.

第２図（ａ）に、Ｄデータ信号Ｓ、の各状態反転ｄ、ｅ
、ｆ、ｇに同期し、上記の条件に基づいて発生する判定
パルス信号ｓ１の様子を示す。In FIG. 2(a), each state inversion d, e of the D data signal S is shown.
, f, and g and is generated based on the above conditions.

３）Ｄデータ信号Ｓ、の立下りと形成クロック信号Ｓ、
の立上りを同時に検出した場合、Ｄデータ信号Ｓ、の立
下りを先に検出したものとして動作し、Ｄデータ信号Ｓ
、の立上りと形成クロック信号Ｓ、の立上りを同時に検
出した場合、形成クロック信号Ｓ、の立上りを先に検出
したものとして動作する。3) The falling edge of the D data signal S, and the formation of the clock signal S,
If the rising edge of the D data signal S is detected at the same time, the operation is performed as if the falling edge of the D data signal S was detected first.
When the rising edge of , and the rising edge of the forming clock signal S, are detected at the same time, the operation is performed as if the rising edge of the forming clock signal S, was detected first.

第２図（ａ）に、Ｄデータ信号Ｓ、の各状態反転１．ｍ
に同期し、上記の条件に基づいて発生する判定パルス信
号ｓ１の様子を示す。FIG. 2(a) shows each state inversion 1. of the D data signal S. m
This shows how the judgment pulse signal s1 is generated based on the above conditions in synchronization with .

尚１判定パルス信号Ｓ、のＨレベル状態、Ｌレベル状態
、及びオープン状態は、ＦＥＴＱ３、Ｑ４が位相比較器
４に制御されてオン、オフすることにより形成されるが
、これについての詳細な説明は省略する。Note that the H level state, L level state, and open state of the first judgment pulse signal S are formed by turning on and off FETs Q3 and Q4 under the control of the phase comparator 4, and a detailed explanation thereof will be given below. is omitted.

同図から明らかなように、上記の条件で出力される判定
パルス信号Ｓユの各状態時間の比は、Ｄデータ信号３．
の状態反転時と形成クロック信号Ｓ、の立下り時との位
相差に比例して変化し、形成されるクロック信号Ｓ、の
進み状態（同図に左方向矢印で示す）にはＨレベル状態
時間の比率が大きくなり、逆に遅れ状態（同図に右方向
矢印で示す）にはＬレベル状態時間の比率が大きくなる
。As is clear from the figure, the ratio of each state time of the judgment pulse signal S which is output under the above conditions is the same as that of the D data signal 3.
It changes in proportion to the phase difference between the inversion of the state and the fall of the formed clock signal S, and the progress state of the formed clock signal S (indicated by the left arrow in the figure) is an H level state. The ratio of time becomes large, and conversely, the ratio of L level state time becomes large in a delayed state (indicated by a rightward arrow in the figure).

また、同図に示すＤデータ信号Ｓ！の状態反転ｉ。In addition, the D data signal S! shown in the same figure! State inversion of i.

ｊ、には、形成クロック信号Ｓ、の立下りと一致してい
るが、この場合、判定パルス信号Ｓ□のＨとＬの各レベ
ル状態時間の比率は同じになる。j, coincides with the falling edge of the forming clock signal S, but in this case, the ratio of the H and L level states of the judgment pulse signal S□ is the same.

次に電圧変換回路５が入出力する各信号波形を第３図に
示す。Next, the waveforms of each signal input and output by the voltage conversion circuit 5 are shown in FIG.

電圧変換回路５は、判定パルス信号Ｓ、の状態変化に応
じて抵抗Ｒ５とコンデンサＣ１で決まる所定の時定数で
充放電を繰返し、これによるリプルを含みつつ１判定パ
ルス信号ｓ１のＨとＬの各レベル状態時間の比率によっ
て定まる所定の電圧レベルに漸近する判定電圧信号ｓｚ
（同図に点線で示す）を出力する。The voltage conversion circuit 5 repeats charging and discharging at a predetermined time constant determined by the resistor R5 and the capacitor C1 according to the state change of the judgment pulse signal S, and converts the H and L of the 1 judgment pulse signal s1 while including ripples due to this. Judgment voltage signal sz that asymptotically approaches a predetermined voltage level determined by the ratio of each level state time
(shown by the dotted line in the figure) is output.

尚、実施例では、抵抗Ｒ２＝Ｒ３、抵抗Ｒ４＝Ｒ５とし
１位相ずれがない状態、即ち判定パルス信号ｓ１のＨと
Ｌの各レベル状態時間の比率が同じとき、判定電圧信号
ｓ２がｏｖに漸近するように設定されている。従って１
判定電圧信号ｓ２は、判定パルス信号ｓ１のＬレベル状
態時間の比率が大きいときプラスの所定電圧に漸近し、
Ｈレベル状態時間の比率が大きいときマイナスの所定電
圧に漸近すべく変動する。In the embodiment, when the resistance R2=R3 and the resistance R4=R5 are set, and there is no one phase shift, that is, when the ratio of the H and L level state times of the judgment pulse signal s1 is the same, the judgment voltage signal s2 becomes ov. It is set to be asymptotic. Therefore 1
The determination voltage signal s2 approaches a positive predetermined voltage when the ratio of the L level state time of the determination pulse signal s1 is large,
When the ratio of H level state time is large, the voltage fluctuates to asymptotically approach a predetermined negative voltage.

次に、包絡線検波回路６の動作を、同じく第３図を参照
しながら説明する。Next, the operation of the envelope detection circuit 6 will be explained with reference to FIG. 3 as well.

トランジスタＱ１のエミッタ電圧、即ち包絡線信号ｓ４
の電圧レベルは１判定電圧信号Ｓヨが増加状態のときに
はこれと略一致して増加し、判定電圧信号ｓ２が減少状
態のときには、コンデンサＣ３と抵抗Ｒ７できまる所定
の時定数の放電特性で減少する。一方、トランジスタＱ
２のエミッタ電圧。Emitter voltage of transistor Q1, i.e. envelope signal s4
When the 1 judgment voltage signal S is in an increasing state, the voltage level of 1 increases almost in agreement with this, and when the judgment voltage signal s2 is in a decreasing state, it decreases with a discharge characteristic of a predetermined time constant determined by the capacitor C3 and the resistor R7. do. On the other hand, transistor Q
2 emitter voltage.

即ち包絡線信号Ｓ、の電圧レベルは、判定電圧信号ｓ２
が減少状態のときにはこれと略一致して減少し、判定電
圧信号ｓ２が増加状態のときには。That is, the voltage level of the envelope signal S is equal to the determination voltage signal s2.
When is in a decreasing state, it decreases substantially in agreement with this, and when the determination voltage signal s2 is in an increasing state.

コンデンサＣ１と抵抗Ｒ６できまる所定の時定数の放電
特性で増加する。The discharge characteristic increases with a predetermined time constant determined by the capacitor C1 and the resistor R6.

従って同図に示す如く１判定電圧信号ｓ２の漸近速度が
緩やかな時には、包絡線信号ｓ４がリプル極大値の、ま
た包絡線信号ｓ３がリプル極小値の包絡線の各レベルを
示す。然し乍ら、判定電圧信号ｓ２の漸近速度が大きい
時、即ちレベルが急激に減少する時にはとき、包絡線信
号Ｓ４がリプル極大値に追従できず、レベルが急激に増
加する時には包絡線信号ｓ４がリプル極小値に追従でき
ない特性となっている。Therefore, as shown in the figure, when the asymptotic speed of the 1 judgment voltage signal s2 is slow, the envelope signal s4 indicates the level of the ripple maximum value, and the envelope signal s3 indicates the envelope level of the ripple minimum value. However, when the asymptotic speed of the judgment voltage signal s2 is large, that is, when the level rapidly decreases, the envelope signal S4 cannot follow the ripple maximum value, and when the level rapidly increases, the envelope signal s4 reaches the ripple minimum value. It has a characteristic that it cannot follow the value.

更に第３図に、抵抗Ｒ８とＲ９で各包絡線信号８３．８
４を合成した合成信号Ｓ６の波形を示す。Furthermore, in FIG. 3, each envelope signal 83.8 is
4 shows the waveform of a composite signal S6 obtained by combining 4.

この合成信号ｓ６は、同図に示すごとく判定電圧信号ｓ
２に対してリプル成分がかなり抑圧された略平均レベル
となるが、判定電圧信号Ｓ２の漸近速度が大きい時には
、やはり追従しきれない特性となる。This composite signal s6 is a judgment voltage signal s as shown in the figure.
However, when the asymptotic speed of the determination voltage signal S2 is large, it is still a characteristic that cannot be followed.

ｖｃｏｓは、この合成信号Ｓ、を入力し、このレベルに
応じて発振周波数ｆを変える。vcos inputs this composite signal S, and changes the oscillation frequency f according to this level.

いまＤデータ信号ｓ９形成とクロック信号Ｓ５間に位相
差がない状態、即ち合成信号Ｓ６がＯｖに限り無く漸近
した状態で、基準の発振周波数ｆｒとなるバリキャップ
Ｃ８の基準の端子間電圧Ｖｒを与えるべく、周波数誤差
信号（以下、誤差信号と称す）ｓ、が所定の一定レベル
を保っているものと仮定する。この状態から、Ｄデータ
信号Ｓ。Now, in a state where there is no phase difference between the formation of the D data signal s9 and the clock signal S5, that is, in a state where the composite signal S6 is infinitely asymptotic to Ov, the reference voltage Vr between the terminals of the varicap C8, which becomes the reference oscillation frequency fr, is determined. It is assumed that the frequency error signal (hereinafter referred to as error signal) s maintains a predetermined constant level. From this state, the D data signal S.

の反転間隔が徐々に短くなると、形成クロック信号Ｓ、
に対して位相が進むが、その結果合成信号ｓ６のレベル
が高くなって形成クロック信号Ｓ、の周波数も高くなり
、両信号間の位相差が所定の関係を保つように追従する
。この時の位相差は、基準の発振周波数ｆｒより高いこ
の時の形成クロック信号Ｓ、の周波数を発生するのに必
要な合成信号Ｓ、のレベル増加をもたらす位相差である
。As the inversion interval of S gradually decreases, the forming clock signal S,
However, as a result, the level of the composite signal s6 becomes higher and the frequency of the formed clock signal S also becomes higher, and the phase difference between the two signals follows so as to maintain a predetermined relationship. The phase difference at this time is a phase difference that causes an increase in the level of the composite signal S, which is necessary to generate the frequency of the now formed clock signal S, which is higher than the reference oscillation frequency fr.

従って、誤差信号ｓ７を所定の一定レベルとする上記の
仮定において、第１図の実施例回路は、Ｄデータ信号Ｓ
、の周波数変動に応じて形成クロック信号Ｓ、の周波数
を可変し、両信号間の位相を一定に保つように動作する
が、この時の周波数ｆが基準の発振周波数ｆｒに対して
高い場合にはＤデータ信号ｓ、に対する形成クロック信
号Ｓ、の位相は周波数のずれに略比例して遅れ、逆に低
い場合には進んだ状態となる。Therefore, under the above assumption that the error signal s7 is at a predetermined constant level, the embodiment circuit of FIG.
The frequency of the forming clock signal S, is varied according to the frequency fluctuation of , and operates to keep the phase between both signals constant. However, if the frequency f at this time is higher than the reference oscillation frequency fr, The phase of the forming clock signal S relative to the D data signal s is delayed approximately in proportion to the frequency shift, and conversely, when it is low, the phase is advanced.

次に、誤差信号ｓ７を出力する積分合成回路７の動作に
ついて説明する。Next, the operation of the integration/synthesis circuit 7 that outputs the error signal s7 will be explained.

この積分合成回路７は、第３図に示す合成信号Ｓ、を積
分した逆極性の積分信号Ｓ、を出力するが、合成信号ｓ
６がＯｖを維持するとき、前記基準の端子間電圧Ｖｒを
与えるべく積分信号Ｓ５のレベルが−Ｖｒとなるように
抵抗Ｒ１２によりバイアスされている。This integration/synthesis circuit 7 outputs an integral signal S of opposite polarity by integrating the composite signal S shown in FIG.
6 is maintained at Ov, the level of the integral signal S5 is biased by the resistor R12 so that the level of the integrated signal S5 becomes -Vr in order to provide the reference terminal-to-terminal voltage Vr.

従って、形成クロック信号Ｓ、に対してＤデータ信号ｓ
９の位相が進みはじめると、合成信号Ｓ６のレベルが高
くなり、形成クロック信号Ｓ、の周波数も高くなって速
やかにこれに追従する。この時、積分信号Ｓ、を平滑し
た誤差信号Ｓ７は、合成信号Ｓ、のレベルに比例する変
化率でレベルが減少する。このため、位相差がある間形
成クロック信号Ｓ、の周波数を補正し、やがて位相差が
なくなって合成信号Ｓ１がｏｖに収束した時点で誤差信
号ｓ７は一定となってそのレベルを維持する。Therefore, for the forming clock signal S, D data signal s
9 begins to advance, the level of the composite signal S6 becomes high, and the frequency of the forming clock signal S also becomes high to quickly follow this. At this time, the level of the error signal S7 obtained by smoothing the integral signal S decreases at a rate of change proportional to the level of the composite signal S. Therefore, while there is a phase difference, the frequency of the formed clock signal S is corrected, and when the phase difference disappears and the composite signal S1 converges to ov, the error signal s7 becomes constant and maintains its level.

従って、前記したように、仮に誤差信号Ｓ７が所定の一
定レベルと仮定すると、上記回路は両信号間の位相を一
定に保つように動作するものの、その時の周波数ｆに応
じて位相差が生ずるが、積分合成回路７は、この位相差
がなくなるよに補正し、この補正の為の誤差信号Ｓ７の
レベルを維持する。Therefore, as described above, assuming that the error signal S7 is at a predetermined constant level, the above circuit operates to keep the phase between both signals constant, but a phase difference occurs depending on the frequency f at that time. , the integration/synthesis circuit 7 corrects this phase difference so as to eliminate it, and maintains the level of the error signal S7 for this correction.

次に、Ｄデータ信号Ｓ、の反転タイミングを司る仮想的
なクロック（以後データクロックと称す）と形成クロッ
ク信号Ｓ、の周波数がずれている場合の回路動作につい
て第１図乃至第４図を参照しながら説明する。Next, see FIGS. 1 to 4 for the circuit operation when the frequency of the virtual clock (hereinafter referred to as data clock) that governs the inversion timing of the D data signal S is different from the frequency of the formed clock signal S. I will explain while doing so.

第２図（ｂ）にＤデータ信号Ｓ、のデータクロックに対
し、形成クロック信号Ｓ、の周波数が低い場合の判定パ
ルス信号ｓ１の様子を示すが、同図から明らかなように
、この時のＤデータ信号Ｓ、に対する形成クロック信号
Ｓ、の位相は、その遅れ状態が徐々に増加し、１８０度
の遅れ状態を越えた時点で、今度は進み状態として判断
される。FIG. 2(b) shows the state of the judgment pulse signal s1 when the frequency of the forming clock signal S is lower than the data clock of the D data signal S. The phase of the formed clock signal S with respect to the D data signal S is determined to be in a leading state when the delayed state gradually increases and exceeds the 180 degree delayed state.

そしてこの進み状態が徐々に減少して再び遅れ状態とな
る変化が繰返される。従って、この時の判定パルス信号
ｓ１に基づいて形成される判定電圧信号ｓｓのリプル中
心レベルは、進み状態と判断された時点から１８０度の
遅れ状態になるまで徐々に増加し、これを越えた時点で
急激に減少する繰返し波形となる。This change in which the leading state gradually decreases and becomes the delayed state again is repeated. Therefore, the ripple center level of the determination voltage signal ss formed based on the determination pulse signal s1 at this time gradually increases from the time when it is determined that the leading state is reached until it reaches the 180 degree delayed state, and beyond this point It becomes a repetitive waveform that rapidly decreases at this point.

このような繰返し波形状態の判定電圧信号３゜に基づい
て形成される合成信号Ｓ、は、第３図に示すように判定
電圧信号ｓ２のリプル中心が緩やかに変化しているとき
には略同レベルで変化するが１位相の１８０度ずれ近辺
での急激な変化には追従できない特性の波形となる。The composite signal S, which is formed based on the determination voltage signal 3° in such a repetitive waveform state, is at approximately the same level when the ripple center of the determination voltage signal s2 is changing slowly, as shown in FIG. However, the waveform has a characteristic that cannot follow sudden changes in the vicinity of a 180 degree shift of one phase.

第４図（ａ）は、この時の各信号の関係を理解するため
に描いた原理波形図である。FIG. 4(a) is a principle waveform diagram drawn in order to understand the relationship between each signal at this time.

以上の説明から、Ｄデータ信号Ｓ、のデータクロックに
対し、形成クロック信号Ｓ、の周波数が低い場合、判定
電圧信号ｓ２の波形は、同図（ａ）に示すのこぎり波（
説明の簡単のためリプル成分は無視した）に近似した波
形となることが理解される。この場合、極小値の包絡線
信号Ｓ、は判定電圧信号ｓ８と一致して変化するが、極
大値の包絡線信号Ｓ、は、判定電圧信号ｓ２の急激な変
化に追従できず、同図に点線で示す波形（実際には、追
従できない間、コンデンサＣ２と抵抗Ｒ７による放電特
性となるが簡単のため直線で示す）となる、従って、こ
の時の合成信号ｓ６のプラス領域の面積（左斜線で示す
）はマイナス領域の面積（右斜線で示す）より大きくな
り、この合成信号ｓ６を積分した逆極性の積分信号Ｓ、
を更にろ波した周波数誤差信号ｓ７のレベルは、この間
減少し続けてバリキャップＣ８の端子間電圧を大きくし
、形成クロック信号Ｓ、の周波数を高くしてデータクロ
ックの周波数に近づける。From the above explanation, when the frequency of the formation clock signal S is lower than the data clock of the D data signal S, the waveform of the determination voltage signal s2 is a sawtooth wave (
It is understood that the waveform is similar to (the ripple component is ignored for simplicity of explanation). In this case, the envelope signal S of the local minimum value changes in accordance with the judgment voltage signal s8, but the envelope signal S of the local maximum value cannot follow the rapid change of the judgment voltage signal s2, and as shown in the figure. The waveform is shown by the dotted line (in reality, the discharge characteristics are due to capacitor C2 and resistor R7 while tracking is not possible, but for simplicity, it is shown as a straight line). Therefore, the area of the positive region of the composite signal s6 at this time (left diagonal line) ) is larger than the area of the negative region (shown with diagonal lines on the right), and the integral signal S of the opposite polarity is obtained by integrating this composite signal s6,
The level of the frequency error signal s7, which is further filtered, continues to decrease during this period, increasing the voltage across the varicap C8 and increasing the frequency of the forming clock signal S, approaching the frequency of the data clock.

一方、第２図（Ｑ）にＤデータ信号Ｓ、のデータクロッ
クに対して形成クロック信号Ｓ、の周波数が高い場合の
判定パルス信号Ｓ工の様子を示す。On the other hand, FIG. 2(Q) shows the state of the determination pulse signal S when the frequency of the forming clock signal S is higher than the data clock of the D data signal S.

この場合、判定電圧信号ｓ２の波形が第４図（ｂ）に示
すのこぎり波に近似した波形となるため、極大値の包絡
線信号Ｓ、は判定電圧信号ｓ２と一致して変化するが、
極小値の包絡線信号Ｓ、は、判定電圧信号ｓ３の急激な
変化に追従できず、同図に点線で示す波形（実際には、
追従できない間、コンデンサＣ３と抵抗Ｒ６による充電
特性となるが簡単のため直線で示す）となる、従って、
この時の合成信号Ｓ、のプラス領域の面積（左斜線で示
す）はマイナス領域の面積（右斜線で示す）より小さく
なり、周波数誤差信号ｓ７のレベルは、この間増加し続
け、バリキャップＣ８の端子間電圧を小さくして、形成
クロック信号Ｓ、の周波数を低くしてデータクロックの
周波数に近づける。In this case, since the waveform of the determination voltage signal s2 is similar to the sawtooth wave shown in FIG.
The minimum value envelope signal S cannot follow the sudden change in the determination voltage signal s3, and the waveform shown by the dotted line in the figure (actually,
While it cannot be followed, the charging characteristic is due to capacitor C3 and resistor R6, but for simplicity, it is shown as a straight line). Therefore,
At this time, the area of the positive region (indicated by the left diagonal line) of the composite signal S becomes smaller than the area of the negative region (indicated by the right diagonal line), and the level of the frequency error signal s7 continues to increase during this time, and the varicap C8 By reducing the voltage between the terminals, the frequency of the forming clock signal S is lowered to approach the frequency of the data clock.

従って、上記実施例回路によれば、データクロックと形
成クロック信号８．との周波数が異なる場合、これ等が
一致するように形成クロック信号３、の周波数を制御し
、更に両者の位相がずれている場合、これを一致するよ
うに作用する。Therefore, according to the above embodiment circuit, the data clock and the forming clock signal 8. If the frequencies of the two are different, the frequency of the forming clock signal 3 is controlled so that they match, and if the two are out of phase, the frequency of the forming clock signal 3 is controlled so that they match.

本発明は、上記実施例に限定されるものではなく１例え
ば、ＶＣＯ８に入力する合成信号Ｓ、の代りに、判定電
圧信号ｓ３を通常のフィルタでろ波した信号に変えても
よし、位相比較部４及び電圧変換回路５も、これと同様
の特性を有するものであればその構成は問わない。The present invention is not limited to the above-mentioned embodiments.1 For example, instead of the composite signal S input to the VCO 8, the judgment voltage signal s3 may be changed to a signal filtered by a normal filter, and the phase comparator 4 and voltage conversion circuit 5 may have any configuration as long as they have similar characteristics.

（発明の効果） 本発明回路によれば、デジタルデータ信号のデ−タフロ
ック周波数が、形成クロック信号の周波数と大きくずれ
る場合にもこれ等が一致するように形成クロック信号Ｓ
、の周波数を制御し、更に両者の位相ずれを一致するよ
うに作用する。従って、ＤＡＴ或いはＣＤ等から再生さ
れるデジタルデータ信号のように、再生条件によってそ
のデータクロックの周波数が急俊に、或いは大きく変化
するようなデジタルデータ信号からクロック信号を形成
する場合に用いて好適なクロック形成回路を提供するも
のである。(Effects of the Invention) According to the circuit of the present invention, even if the data lock frequency of the digital data signal deviates greatly from the frequency of the formed clock signal, the formed clock signal S
, and also acts to match the phase shifts between the two. Therefore, it is suitable for use when forming a clock signal from a digital data signal whose frequency changes rapidly or greatly depending on the reproduction conditions, such as a digital data signal reproduced from a DAT or CD. The present invention provides a clock forming circuit that provides a convenient clock formation circuit.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は、本考発明路の一実施例を示す回路図、第２図
乃至第４図は本発明の説明に供する波形図である。 １．２・・・演算増幅器、３・・・インバータ、４・・
・位相比較器、５・・・パルス幅／電圧変換回路、６・
・・包絡線検波回路、７・・・積分合成回路、８・・・
電圧制御発振器、９・・・位相比較部、Ｒ１−Ｒ１５・
・・抵抗、０１〜Ｃ７・・・コンデンサ、Ｃ８・・・バ
リキャップ、Ｌｌ・・・コイル、Ｑｌ、Ｑ２・・・トラ
ンジスタ、Ｑ３、Ｑ４・・・ＦＥＴ。FIG. 1 is a circuit diagram showing an embodiment of the circuit of the present invention, and FIGS. 2 to 4 are waveform diagrams for explaining the present invention. 1.2... operational amplifier, 3... inverter, 4...
・Phase comparator, 5...Pulse width/voltage conversion circuit, 6.
...Envelope detection circuit, 7... Integral synthesis circuit, 8...
Voltage controlled oscillator, 9...phase comparator, R1-R15.
...Resistor, 01-C7...Capacitor, C8...Varicap, Ll...Coil, Ql, Q2...Transistor, Q3, Q4...FET.

Claims (1)

【特許請求の範囲】 　デジタルデータ信号から、該デジタルデータ信号の反
転タイミングを司るデータクロックに相当する形成クロ
ック信号を形成するクロック形成回路であり、 前記デジタルデータ信号と前記形成クロック信号の位相
を比較し、位相差に応じてレベルが変化する位相差情報
信号を出力する位相差情報出力手段と、 前記位相差情報信号に追従してレベル増加し、且つ前記
位相差情報信号が急激にレベル減少するときに所定の減
少特性でレベル減少する第１の包絡線信号と、前記位相
差情報信号に追従してレベル減少し、且つ前記位相差情
報信号が急激にレベル増加するときに所定の増加特性で
レベル増加する第２の包絡線信号とを出力する包絡線信
号出力手段と、 前記第１と第２の包絡線信号の加算積分情報信号を出力
する積分手段と、 少なくとも前記加算積分情報信号に基づいて周波数制御
される前記形成クロック信号を出力する形成クロック信
号出力手段とを有することを特徴とするクロック形成回
路。[Scope of Claims] A clock forming circuit that forms, from a digital data signal, a formed clock signal corresponding to a data clock that controls the inversion timing of the digital data signal, and compares the phases of the digital data signal and the formed clock signal. and a phase difference information output means for outputting a phase difference information signal whose level changes according to the phase difference, the level of which increases in accordance with the phase difference information signal, and whose level rapidly decreases. The first envelope signal sometimes decreases in level with a predetermined decreasing characteristic, and the first envelope signal decreases in level following the phase difference information signal, and has a predetermined increasing characteristic when the phase difference information signal suddenly increases in level. an envelope signal output means for outputting a second envelope signal whose level increases; an integrating means for outputting a summation integral information signal of the first and second envelope signals; and at least based on the summation integral information signal. A clock forming circuit comprising a forming clock signal output means for outputting the forming clock signal whose frequency is controlled by a clock forming circuit.