JPH0733465Y2 - Clock generator - Google Patents

Description

【考案の詳細な説明】 （産業上の利用分野） 所定の基準クロック信号に周期して形成されたデジタル
データ信号から、基準クロック信号に相当するクロック
信号を形成するクロック形成回路に関する。DETAILED DESCRIPTION OF THE INVENTION (Industrial field of application) The present invention relates to a clock forming circuit that forms a clock signal corresponding to a reference clock signal from a digital data signal that is formed by periodically forming a predetermined reference clock signal.

（従来の技術） この種のクロック形成回路は、PLL制御により、デジタ
ルデータ信号の反転タイミングと形成するクロック信号
の位相を比較し、これ等の位相が一致するようにクロッ
ク信号の発振周波数を制御するものである。(Prior Art) This type of clock forming circuit compares the inversion timing of the digital data signal with the phase of the formed clock signal by PLL control, and controls the oscillation frequency of the clock signal so that these phases match. To do.

（考案が解決しようとする問題点） しかし、この位相比較は、デジタルデータ信号の反転タ
イミングを司るデータクロックと、形成されたクロック
信号の周波数差が所定の引き込み範囲内にあるときのみ
可能であり、その範囲が極めて狭いという欠点があっ
た。(Problems to be solved by the invention) However, this phase comparison is possible only when the frequency difference between the data clock that controls the inversion timing of the digital data signal and the formed clock signal is within the predetermined pull-in range. However, there was a drawback that the range was extremely narrow.

（問題点を解決するための手段） デジタルデータ信号から、該デジタルデータ信号の反転
タイミングを司るデータクロックに相当する形成クロッ
ク信号を形成するクロック形成回路であり、 前記デジタルデータ信号と前記形成クロック信号の位相
を比較し、位相差に応じてレベルが変化する位相差情報
信号を出力する位相差情報出力手段と、 前記位相差情報信号に追従してレベル増加し、且つ前記
位相差情報信号が急激にレベル減少するときに所定の減
少特性でレベル減少する第１の包絡線信号と、前記位相
差情報信号に追従してレベル減少し、且つ前記位相差情
報信号が急激にレベル増加するときに所定の増加特性で
レベル増加する第２の包絡線信号とを出力する包絡線信
号出力手段と、 前記第１と第２の包絡線信号の加算情報と加算積分情報
とを含む補正誤差情報信号を出力する補正誤差検出手段
と、 前記補正誤差情報信号に基づいて周波数制御される前記
形成クロック信号を出力する形成クロック信号出力手段
とからなる。(Means for Solving Problems) A clock forming circuit that forms a formation clock signal corresponding to a data clock that controls the inversion timing of the digital data signal from the digital data signal, wherein the digital data signal and the formation clock signal Phase difference information output means for comparing the phases of the phase difference information signal and outputting a phase difference information signal whose level changes in accordance with the phase difference; A first envelope signal that decreases in level with a predetermined decrease characteristic when decreasing in level, and decreases in level following the phase difference information signal, and when the phase difference information signal rapidly increases in level. Envelope signal output means for outputting a second envelope signal whose level increases due to the increasing characteristic of, and addition information and an addition product of the first and second envelope signals. Compensation error detection means for outputting a compensation error information signal including minute information, and formation clock signal output means for outputting the formation clock signal whose frequency is controlled based on the correction error information signal.

（作用） 前記データクロックと前記形成クロック信号の位相差制
御を行なうと共に、これらの周波数が大きくずれている
場合にもこれ等の周波数が一致するように作用する。(Operation) The phase difference between the data clock and the formation clock signal is controlled, and the operation is performed so that the frequencies match each other even when the frequencies are largely deviated.

（実施例） 第２図は、本考案の説明に供するクロック形成回路を示
す回路図である。同図中、演算増幅器１の反転入力端子
には、抵抗R1を介して判定パルス信号s₁が印加されると
共に、抵抗R4を介して電源電圧Vdが印加されている。演
算増幅器１の非反転入力端子は、抵抗R2、R3を介してそ
れぞれ電源電圧Vd、及びグランドに接続されている。更
に演算増幅器１の反転入力対しと出力端子間には、抵抗
R5とコンデンサC1が並列接続されている。(Embodiment) FIG. 2 is a circuit diagram showing a clock forming circuit for explaining the present invention. In the figure, the determination pulse signal s ₁ is applied to the inverting input terminal of the operational amplifier 1 via the resistor R ₁ , and the power supply voltage Vd is applied via the resistor R 4. The non-inverting input terminal of the operational amplifier 1 is connected to the power supply voltage Vd and the ground via resistors R2 and R3, respectively. Further, a resistor is provided between the inverting input of the operational amplifier 1 and the output terminal.
R5 and capacitor C1 are connected in parallel.

これ等の演算増幅器１、抵抗R1〜R5、及びコンデンサC1
は積分回路を構成し、判定パルス信号s₁のパルス幅に応
じてレベル変動する判定電圧信号s₂を出力するパルス幅
／電圧変換回路（以下、電圧変換回路と称す）５となっ
ている。These operational amplifier 1, resistors R1 to R5, and capacitor C1
Is a pulse width / voltage conversion circuit (hereinafter, referred to as a voltage conversion circuit) 5 that constitutes an integration circuit and outputs a determination voltage signal s ₂ whose level changes according to the pulse width of the determination pulse signal s ₁ .

ベースが共に演算増幅器１の出力端子に接続されたトラ
ンジスタQ1、Q2のエミッタ間にはコンデンサC2、C3が直
列接続され、これ等コンデンサの接続点はグランドに接
続されている。更にトランジスタQ1のエミッタは、抵抗
R7を介してマイナス電源−Vcに、またトランジスタQ2の
エミッタは、抵抗R6を介してプラス電源＋Vcにそれぞれ
接続されている。これ等のトランジスタQ1、Q2、コンデ
ンサC2、C3、及び抵抗R6、R7は、判定電圧信号s₂の極大
値と極小値の各包絡線を検出する包絡線検波回路６を構
成している。Capacitors C2 and C3 are connected in series between the emitters of the transistors Q1 and Q2 whose bases are both connected to the output terminal of the operational amplifier 1, and the connection points of these capacitors are connected to the ground. Furthermore, the emitter of the transistor Q1 is a resistor
The negative power supply −Vc is connected via R7, and the emitter of the transistor Q2 is connected to the positive power supply + Vc via the resistor R6. The transistors Q1 and Q2, the capacitors C2 and C3, and the resistors R6 and R7 constitute an envelope detection circuit 6 that detects the maximum value and the minimum value of the determination voltage signal s ₂ .

演算増幅器２の反転入力端子には、抵抗R11を介して前
記極大値の包絡線信号s₄が、また抵抗R10を介して前記
極小値の包絡線信号s₃が、更に抵抗R12を介してプラス
電源＋Vcがそれぞれ印加される。一方、演算増幅器２の
非反転入力端子は直接グランドに接続されると共に、反
転入力端子と出力端子間には、抵抗R13とコンデンサC4
が並列接続されている。これ等の演算増幅器２、抵抗R1
0〜R13、及びコンデンサC4は、積分回路を構成し、各包
絡線信号s₃とs₄とを合成した積分信号s₅を出力する積分
合成回路７となっている。To the inverting input terminal of the operational amplifier 2, the maximum value envelope signal s ₄ via the resistor R11, the minimum value envelope signal s ₃ via the resistor R10, and the plus value via the resistor R12. Power supply + Vc is applied respectively. On the other hand, the non-inverting input terminal of the operational amplifier 2 is directly connected to the ground, and the resistor R13 and the capacitor C4 are placed between the inverting input terminal and the output terminal.
Are connected in parallel. These operational amplifier 2, resistance R1
0 to R13 and the capacitor C4 constitute an integrating circuit, which is an integrating / combining circuit 7 that outputs an integrated signal s ₅ that combines the envelope signals s ₃ and s ₄ .

バリキャップC8、コンデンサC6、C7、コイルL1は直列に
接続され、コイルL1の端子間には、抵抗R15とインバー
タ３が直列接続されている。更にバリキャップC8とコン
デンサC6の接続点には抵抗R8、R9を介して包絡線信号s₃
とs₄を合成した合成信号s₆が印加され、バリキャップC8
とコンデンサC7の接続点には、抵抗R14とコンデンサC5
からなるフィルタにより、積分信号s₅をろ波した周波数
誤差信号s₇が印加される。これ等のバリキャップC8、コ
ンデンサC6、C7、コイルL1、抵抗R15、及びインバータ
３は、電圧制御発振器（以下VCOと称す）８を構成して
いる。このVCO8のバリキャップC8は、印加される各信号
s₆とs₇の差電圧に応じて容量が変化し、VCO8の発振周波
数を可変する。The varicap C8, the capacitors C6 and C7, and the coil L1 are connected in series, and the resistor R15 and the inverter 3 are connected in series between the terminals of the coil L1. Furthermore, at the connection point between the varicap C8 and the capacitor C6, the envelope signal s ₃
And s ₄ are combined, the combined signal s ₆ is applied, and the varicap C 8
The resistor R14 and the capacitor C5
The frequency error signal s ₇ obtained by filtering the integrated signal s ₅ is applied by the filter consisting of. The varicap C8, the capacitors C6 and C7, the coil L1, the resistor R15 and the inverter 3 constitute a voltage controlled oscillator (hereinafter referred to as VCO) 8. The varicap C8 of this VCO8 is
The capacitance changes according to the difference voltage between s ₆ and s ₇ , and the oscillation frequency of VCO 8 is changed.

位相比較器４は、VCO8で形成され、且つ出力端子11から
出力される形成クロック信号s₈と入力端子10を介して入
力するデジタルデータ信号（以下Ｄデータ信号と称す）
s₉との位相を後述する規則に従って比較し、FETQ3、Q4
を制御して判定パルス信号s₁を出力する。これ等の位相
比較器４とFETQ3、Q4とで位相比較部９を構成してい
る。The phase comparator 4 is a digital data signal (hereinafter referred to as a D data signal) which is formed by a VCO ₈ and which is inputted through the formation clock signal s ₈ outputted from the output terminal 11 and the input terminal 10.
Comparing the phase with s ₉ according to the rules described later, FETQ3, Q4
To output the judgment pulse signal s ₁ . The phase comparator 4 and the FETs Q3 and Q4 form a phase comparator 9.

以上の回路構成において、第２図乃至第６図を参照しな
がらその動作を説明する。The operation of the above circuit configuration will be described with reference to FIGS.

位相比較部９で位相比較される形成クロック信号s₈とＤ
データ信号s₉、及び比較結果に基づいて形成される判定
パルス信号s₁の波形をそれぞれ第４図に示す。The formed clock signals s ₈ and D, which are phase-compared by the phase comparison unit 9
The waveforms of the data signal s ₉ and the judgment pulse signal s ₁ formed based on the comparison result are shown in FIG. 4, respectively.

位相比較部９は、以下に記す条件に従って動作する。The phase comparator 9 operates according to the conditions described below.

１）先ずＤデータ信号s₉の状態反転時に同期して判定パ
ルス信号s₁をグランドレベル状態（以下、Ｌレベル状態
と称す）とし、そして次に検出する形成クロック信号s₈
の"L"から"H"への状態変化、及び"H"から"L"への状態変
化にそれぞれ周期して判定パルス信号s₁を電源電圧Vdの
レベル（以下、Ｈレベル状態と称す）、及びオープン状
態とする。1) First, the determination pulse signal s ₁ is brought to a ground level state (hereinafter, referred to as an L level state) in synchronization with the state inversion of the D data signal s ₉ , and then the formation clock signal s ₈ to be detected.
The determination pulse signal s ₁ is leveled with the power supply voltage Vd (hereinafter, referred to as H-level state) in cycles of the state change from "L" to "H" and the state change from "H" to "L". , And open.

第４図（ａ）に、Ｄデータ信号s₉の各状態反転ａ、ｂ、
ｃに周期し、上記の条件に基づいて発生する判定パルス
信号s₁の様子を示す。FIG. 4 (a) shows the state inversions a, b, and D of the D data signal s ₉ .
The state of the determination pulse signal s _{1 which} is cycled to c and is generated based on the above conditions is shown.

２）判定パルス信号s₁がＨレベル状態からオープン状態
となるまえに次のＤデータ信号s₉の状態反転を検出する
と、信号が重複する期間、判定パルス信号s₁をオープン
状態とする。2) When the next state inversion of the D data signal s ₉ is detected before the judgment pulse signal s ₁ changes from the H level state to the open state, the judgment pulse signal s ₁ is kept open for the period in which the signals overlap.

第４図（ａ）に、Ｄデータ信号s₉の各状態反転ｄ、ｅ、
ｆ、ｇに同期し、上記の条件に基づいて発生する判定パ
ルス信号s₁の様子を示す。FIG. 4 (a) shows the state inversions d, e, and D of the D data signal s ₉ .
The state of the judgment pulse signal s ₁ which is generated based on the above conditions in synchronization with f and g is shown.

３）Ｄデータ信号s₉の立下りと形成クロック信号s₈の立
上りを同時に検出した場合、Ｄデータ信号s₉の立下りを
先に検出したものとして動作し、Ｄデータ信号s₉の立上
りと形成クロック信号s₈の立上りを同時に検出した場
合、形成クロック信号s₈の立上りを先に検出したものと
して動作する。3) When the falling edge of the D data signal s ₉ and the rising edge of the formation clock signal s ₈ are detected at the same time, it operates as if the falling edge of the D data signal s ₉ was detected first, and the rising edge of the D data signal s ₉ When the rising edges of the formation clock signal s ₈ are detected at the same time, it operates as if the rising edges of the formation clock signal s ₈ were detected first.

第４図（ａ）に、Ｄデータ信号s₉の各状態反転ｌ、ｍに
同期し、上記の条件に基づいて発生する判定パルス信号
s₁の様子を示す。FIG. 4 (a) shows a judgment pulse signal which is generated based on the above conditions in synchronization with the state inversions l and m of the D data signal s _9.
The situation of s ₁ is shown.

尚、判定パルス信号s₁のＨレベル状態、Ｌレベル状態、
及びオープン状態は、FETQ3、Q4が位相比較器４に制御
されてオン、オフすることにより形成されるが、これに
ついての詳細な説明は省略する。In addition, the H level state, the L level state of the determination pulse signal s ₁ ,
The open state is formed by turning on and off the FETs Q3 and Q4 under the control of the phase comparator 4, but a detailed description thereof will be omitted.

同図から明らかなように、上記の条件で出力される判定
パルス信号s₁の各状態時間の比は、Ｄデータ信号s₉の状
態反転時と形成クロック信号s₈の立下り時との位相差に
比例して変化し、形成されるクロック信号s₈の進み状態
（同図に左方向矢印で示す）にはＨレベル状態時間の比
率が大きくなり、逆に遅れ状態（同図に右方向矢印で示
す）にはＬレベル状態時間の比率が大きくなる。また、
同図に示すＤデータ信号s₉の状態反転ｉ、ｊ、ｋは、形
成クロック信号s₈の立下りと一致しているが、この場
合、判定パルス信号s₁のＨとＬの各レベル状態時間の比
率は同じになる。As is clear from the figure, the ratio of the respective state times of the judgment pulse signal s ₁ output under the above conditions is such that the state of the D data signal s ₉ is inverted and the state of the formation clock signal s ₈ is lowered. The ratio of the H level state time becomes large in the leading state (indicated by the leftward arrow in the figure) of the formed clock signal s ₈ that changes in proportion to the phase difference, and conversely in the delayed state (rightward in the figure). (Shown by an arrow), the ratio of the L level state time becomes large. Also,
The state inversions i, j, and k of the D data signal s ₉ shown in the figure coincide with the falling edge of the formation clock signal s ₈ , but in this case, the H and L level states of the determination pulse signal s ₁ The time ratio will be the same.

次に電圧変換回路５が入出力する各信号波形を第５図に
示す。Next, FIG. 5 shows respective signal waveforms input and output by the voltage conversion circuit 5.

電圧変換回路５は、判定パルス信号s₁の状態変化に応じ
て抵抗R5とコンデンサC1で決まる所定の時点数で充放電
を繰返し、これによるリプルを含みつつ、判定パルス信
号s₁のＨとＬの各レベル状態時間の比率によって定まる
所定の電圧レベルに漸近する判定電圧信号s₂（同図に点
線で示す）を出力する。Voltage conversion circuit 5, determined by the resistance R5 and the capacitor C1 in response to changes in the status of determination pulse signal s ₁ repeatedly charged and discharged at a predetermined time number, while including a ripple due to this, the determination pulse signal s ₁ H and L The determination voltage signal s ₂ (shown by the dotted line in the figure) that asymptotically approaches a predetermined voltage level determined by the ratio of each level state time of is output.

尚、実施例では、抵抗R2＝R3、抵抗R4＝R5とし、位相ず
れがない状態、即ち判定パルス信号s₁のＨとＬの各レベ
ル状態時間の比率が同じとき、判定電圧信号s₂が0Vに漸
近するように設定されている。従って、判定電圧信号s₂
は、判定パルス信号s₁のＬレベル状態時間の比率が大き
いときプラスの所定電圧に漸近し、Ｈレベル状態時間の
比率が大きいときマイナスの所定電圧に漸近すべく変動
する。In the embodiment, the resistance R2 = R3 and the resistance R4 = R5 are set, and when there is no phase shift, that is, when the ratio of the H and L level state times of the judgment pulse signal s ₁ is the same, the judgment voltage signal s ₂ is It is set to asymptotically approach 0V. Therefore, the judgment voltage signal s ₂
Fluctuates so as to approach the positive predetermined voltage when the ratio of the L level state time of the determination pulse signal s ₁ is large, and approaches the negative predetermined voltage when the ratio of the H level state time is large.

次に、包絡線検波回路６の動作を、同じく第５図を参照
しながら説明する。Next, the operation of the envelope detection circuit 6 will be described with reference to FIG.

トランジスタQ1のエミッタ電圧、即ち包絡線信号s₄の電
圧レベルは、判定電圧信号s₂が増加状態のときにはこれ
と略一致して増加し、判定電圧信号s₂が減少状態のとき
には、コンデンサC₂と抵抗R7できまる所定の時定数の放
電特性で減少する。一方、トランジスタQ2のエミッタ電
圧、即ち包絡線信号s₃の電圧レベルは、判定電圧信号s₂
が減少状態のときにはこれと略一致して減少し、判定電
圧信号s₂が増加状態のときには、コンデンサC₃と抵抗R6
できまる所定の時定数の放電特性で増加する。Emitter voltage of the transistor Q1, i.e., the voltage level of the envelope signal s _4, when the determination voltage signal s ₂ of the increasing state is increased substantially coincides with this, when the decision voltage signal s ₂ is a reduced state, the capacitor C ₂ And the resistance R7 decreases with the discharge characteristic of a predetermined time constant. On the other hand, the emitter voltage of transistor Q2, i.e., the voltage level of the envelope signal s _3, the judgment voltage signal s ₂
When the judgment voltage signal s ₂ is increasing, the capacitor C ₃ and the resistor R 6 decrease.
It increases with a discharge characteristic having a predetermined time constant.

従って同図に示す如く、判定電圧信号s₂の漸近速度が緩
やかな時には、包絡線信号s₄がリプル極大値の、また包
絡線信号s₃がリプル極小値の包絡線の各レベルを示す。
然し乍ら、判定電圧信号s₂の漸近速度が大きい時、例え
ばレベルが急激に減少する時にはとき、包絡線信号s₄が
リプル極大値に追従できず、レベルが急激に増加する時
には包絡線信号s₄がリプル極小値に追従できない特性と
なっている。Therefore, as shown in the figure, when the asymptotic speed of the judgment voltage signal s ₂ is gentle, the envelope signal s ₄ shows the maximum level of the ripple, and the envelope signal s ₃ shows the level of the minimum envelope of the ripple.
However, when the asymptotic speed of the judgment voltage signal s ₂ is large, for example, when the level sharply decreases, the envelope signal s ₄ cannot follow the ripple maximum value, and when the level sharply increases, the envelope signal s ₄ Has a characteristic that the ripple minimum value cannot be followed.

更に第５図に、抵抗R8とR9で各包絡線信号s₃、s₄を合成
した合成信号s₆の波形を示す。この合成信号s₆は、同図
に示すごとく判定電圧信号s₂に対してリプル成分がかな
り抑圧された略平均レベルとなるが、判定電圧信号s₂の
漸近速度が大きい時には、やはり追従しきれない特性と
なる。Further, FIG. 5 shows the waveform of the combined signal s ₆ obtained by combining the envelope signals s ₃ and s ₄ with the resistors R8 and R9. The composite signal s ₆ has a substantially average level in which the ripple component is considerably suppressed with respect to the determination voltage signal s ₂ as shown in the figure, but when the asymptotic speed of the determination voltage signal s ₂ is high, it still cannot be tracked. It has no characteristics.

VCO8は、この合成信号s₆を入力し、このレベルに応じて
発振周波数ｆを変える。The VCO 8 inputs this composite signal s ₆ and changes the oscillation frequency f according to this level.

いまＤデータ信号s₉と形成クロック信号s₈間に位相差が
ない状態、即ち合成信号s₆が0Vに限り無く漸近した状態
で、基準の発振周波数frとなるバリキャップC8の基準の
端子間電圧Vrを与えるべく、周波数誤差信号（以下、誤
差信号と称す）s₇が所定の一定レベルを保っているもの
と仮定する。この状態から、Ｄデータ信号s₉の反転間隔
が徐々に短くなると、形成クロック信号s₈に対して位相
が進むが、その結果合成信号s₆のレベルが高くなって形
成クロック信号s₈の周波数も高くなり、両信号間の位相
差が所定の関係を保つように追従する。この時の位相差
は、基準の発振周波数frより高いこの時の形成クロック
信号s₈の周波数を発生するのに必要な合成信号s₆のレベ
ル増加をもたらす位相差である。Now, when there is no phase difference between the D data signal s ₉ and the formation clock signal s ₈ , that is, when the composite signal s ₆ is asymptotically infinite to 0V, the reference oscillation frequency fr is between the reference terminals of the varicap C 8. In order to provide the voltage Vr, it is assumed that the frequency error signal (hereinafter referred to as error signal) s ₇ maintains a predetermined constant level. From this state, when the inversion interval of the D data signal s ₉ gradually becomes shorter, the phase advances with respect to the formation clock signal s ₈ , but as a result, the level of the composite signal s ₆ becomes higher and the frequency of the formation clock signal s ₈ becomes higher. Becomes higher, and the phase difference between both signals follows so as to maintain a predetermined relationship. The phase difference at this time is a phase difference that causes an increase in the level of the combined signal s ₆ necessary to generate the frequency of the formation clock signal s ₈ at this time higher than the reference oscillation frequency fr.

従って、誤差信号s₇を所定の一定レベルとする上記の仮
定において、第２図の回路は、Ｄデータ信号s₉の周波数
変動に応じて形成クロック信号s₈の周波数を可変し、両
信号間の位相を一定に保つように動作するが、この時の
周波数ｆが基準の発振周波数frに対して高い場合にはＤ
データ信号s₉に対する形成クロック信号s₈の位相は周波
数のずれに略比例して遅れ、逆に低い場合には進んだ状
態となる。Therefore, under the above assumption that the error signal s ₇ is set to a predetermined constant level, the circuit of FIG. 2 changes the frequency of the formation clock signal s ₈ according to the frequency fluctuation of the D data signal s ₉ , and Operates to keep the phase of D constant, but if the frequency f at this time is higher than the reference oscillation frequency fr, D
The phase of the formation clock signal s _{8 with} respect to the data signal s ₉ is delayed substantially in proportion to the frequency shift, and conversely, when it is low, the phase is advanced.

次に、誤差信号s₇を出力する積分合成回路７の動作につ
いて説明する。Next, the operation of the integration / synthesis circuit 7 that outputs the error signal s ₇ will be described.

この積分合成回路７は、第５図に示す合成信号s₆を積分
した逆極性の積分信号s₅を出力するが、形成クロック信
号s₈が基準周波数frとなっている状態で合成信号s₆が0V
を維持するとき、前記基準の端子間電圧Vrを与えるべく
積分信号s₅のレベルが−Vrとなるように抵抗R12により
バイアスされている。The integration combining circuit 7 is output as an integrated signal s ₅ of opposite polarity obtained by integrating the composite signal s ₆ shown in FIG. 5, the synthesis in a state in which forming the clock signal s ₈ is in the reference frequency fr signal s ₆ Is 0V
When maintaining, the resistance R12 is biased so that the level of the integrated signal s ₅ becomes −Vr so as to provide the reference terminal voltage Vr.

従って、形成クロック信号s₈に対してＤデータ信号s₉の
位相が進みはじめると、合成信号s₆のレベルが高くな
り、形成クロック信号s₈の周波数も高くなって速やかに
これに追従する。この時、積分信号s₅を平滑した誤差信
号s₇は、合成信号s₆のレベルに比例する変化率でレベル
が減少する。このため、位相差がある間形成クロック信
号s₈の周波数を補正し、やがて位相差がなくなって合成
信号s₆が0Vに収束した時点で誤差信号s₇は一定となって
そのレベルを維持する。Therefore, when the phase of the D data signal s ₉ begins to advance with respect to the formation clock signal s ₈ , the level of the composite signal s ₆ becomes high, and the frequency of the formation clock signal s ₈ also becomes high so that it quickly follows this. At this time, the level of the error signal s ₇ obtained by smoothing the integrated signal s ₅ decreases at a rate of change proportional to the level of the combined signal s ₆ . Therefore, the frequency of the formed clock signal s ₈ is corrected while there is a phase difference, and when the phase difference disappears and the composite signal s ₆ converges to 0 V, the error signal s ₇ becomes constant and maintains its level. .

従って、前記したように、仮に誤差信号s₇が所定の一定
レベルと仮定すると、上記回路は両信号間の位相を一定
に保つように動作するものの、その時の周波数ｆに応じ
て位相差が生ずるが、積分合成回路７は、この位相差が
なくなるよに補正し、この補正の為の誤差信号s₇のレベ
ルを維持する。Therefore, as described above, assuming that the error signal s ₇ has a predetermined constant level, the circuit operates so as to keep the phase between both signals constant, but a phase difference occurs depending on the frequency f at that time. However, the integration / synthesis circuit 7 performs correction so as to eliminate this phase difference, and maintains the level of the error signal s ₇ for this correction.

次に、Ｄデータ信号s₉の反転タイミングを司る仮想的な
クロック（以後データクロックと称す）と形成クロック
信号s₈の周波数がずれている場合の回路動作について第
２図乃至第６図を参照しながら説明する。Next, with reference to FIGS. 2 to 6, the circuit operation when the frequency of the virtual clock (hereinafter referred to as the data clock) that controls the inversion timing of the D data signal s ₉ and the frequency of the formation clock signal s ₈ are deviated While explaining.

第４図（ｂ）にＤデータ信号s₉のデータクロックに対
し、形成クロック信号s₈の周波数が低い場合の判定パル
ス信号s₁の様子を示すが、同図から明らかなように、こ
の時のＤデータ信号s₉に対する形成クロック信号s₈の位
相は、その遅れ状態が徐々に増加し、180度の遅れ状態
を越えた時点で、今後は進み状態として判断される。そ
してこの進み状態が徐々に減少して再び遅れ状態となる
変化が繰返される。従って、この時の判定パルス信号s₁
に基づいて形成される判定電圧信号s₂のリプル中心レベ
ルは、進み状態と判断された時点から180度の遅れ状態
になるまで徐々に増加し、これを越えた時点で急激に減
少する繰返し波形となる。FIG. 4 (b) shows the state of the judgment pulse signal s ₁ when the frequency of the formation clock signal s ₈ is lower than the data clock of the D data signal s ₉ , but as is clear from this figure, The phase of the formation clock signal s _{8 with} respect to the D data signal s ₉ is judged to be the advanced state in the future when the delay state gradually increases and exceeds the 180 degree delay state. Then, the change in the advanced state is gradually reduced and the delayed state is repeated again. Therefore, the judgment pulse signal s ₁ at this time
The ripple center level of the judgment voltage signal s ₂ formed on the basis of is gradually increased from the time when it is judged to be in the advanced state to the delayed state of 180 degrees, and it is sharply decreased when it exceeds the repetitive waveform. Becomes

このような繰返し波形状態の判定電圧信号s₂に基づいて
形成される合成信号s₆は、第５図に示すように判定電圧
信号s₂のリプル中心が緩やかに変化しているときには略
同レベルで変化するが、位相の180度ずれ近辺での急激
な変化には追従できない特性の波形となる。The composite signal s ₆ formed based on the judgment voltage signal s ₂ in such a repetitive waveform state has substantially the same level when the ripple center of the judgment voltage signal s ₂ is gently changing as shown in FIG. However, the waveform has a characteristic that cannot follow a rapid change in the vicinity of a 180-degree phase shift.

第６図（ａ）は、この時の各信号の関係を理解するため
に描いた原理波形図である。FIG. 6 (a) is a principle waveform diagram drawn for understanding the relationship between the signals at this time.

以上の説明から、Ｄデータ信号s₉のデータクロックに対
し、形成クロック信号s₈の周波数が低い場合、判定電圧
信号s₂の波形は、同図（ａ）に示すのこぎり波（説明の
簡単のためリプル成分は無視した）に近似した波形とな
ることが理解される。この場合、極小値の包絡線信号s₃
は判定電圧信号s₂と一致して変化するが、極大値の包絡
線信号s₄は、判定電圧信号s₂の急激な変化に追従でき
ず、同図に点線で示す波形（実際には、追従できない
間、コンデンサC2と抵抗R7による放電特性となるが簡単
のため直線で示す）となる。従って、この時の合成信号
s₆のプラス領域の面積（左斜線で示す）はマイナス領域
の面積（右斜線で示す）より大きくなり、この合成信号
s₆を積分した逆極性の積分信号s₅を更にろ波した周波数
誤差信号s₇のレベルは、この間減少し続けてバリキャッ
プC8の端子間電圧を大きくし、形成クロック信号s₈の周
波数を高くしてデータクロックの周波数に近づける。From the above description, when the frequency of the formation clock signal s ₈ is lower than the data clock of the D data signal s ₉ , the waveform of the determination voltage signal s ₂ is the sawtooth wave (shown in FIG. Therefore, it is understood that the waveform is similar to (the ripple component is ignored). In this case, the minimum envelope signal s ₃
Changes in accordance with the judgment voltage signal s ₂ , but the envelope signal s ₄ of the maximum value cannot follow the abrupt change of the judgment voltage signal s ₂ , and the waveform shown by the dotted line in the figure (actually, While it cannot follow, the discharge characteristic is due to the capacitor C2 and the resistor R7, but it is shown as a straight line for simplicity). Therefore, the composite signal at this time
The area of the plus area of s ₆ (shown by the left diagonal line) is larger than the area of the negative area (shown by the right diagonal line).
The level of the frequency error signal s ₇ obtained by further filtering the integrated signal s ₅ of the opposite polarity obtained by integrating s ₆ continues to decrease during this period, increasing the voltage between the terminals of the varicap C 8 and changing the frequency of the formation clock signal s ₈ . Increase it to bring it closer to the frequency of the data clock.

一方、第４図（ｃ）にＤデータ信号s₉のデータクロック
に対して形成クロック信号s₈の周波数が高い場合の判定
パルス信号s₁の様子を示す。この場合、判定電圧信号s₂
の波形が第６図（ｂ）に示すのこぎり波に近似した波形
となるため、極大値の包絡線信号s₄は判定電圧信号s₂と
一致して変化するが、極小値の包絡線信号s₃は、判定電
圧信号s₂の急激な変化に追従できず、同図に点線で示す
波形（実際には、追従できない間、コンデンサC3と抵抗
R6による充電特性となるが簡単のため直線で示す）とな
る。従って、この時の合成信号s₆のプラス領域の面積
（左斜線で示す）はマイナス領域の面積（右斜線で示
す）より小さくなり、周波数誤差信号s₇のレベルは、こ
の間増加し続け、バリキャップC8の端子間電圧を小さく
して、形成クロック信号s₈の周波数を低くしてデータク
ロックの周波数に近づける。On the other hand, FIG. 4 (c) shows the state of the determination pulse signal s ₁ when the frequency of the formation clock signal s ₈ is higher than the data clock of the D data signal s ₉ . In this case, the judgment voltage signal s ₂
Since the waveform of is similar to the sawtooth wave shown in FIG. 6 (b), the envelope signal s ₄ of the maximum value changes in accordance with the judgment voltage signal s ₂ , but the envelope signal s of the minimum value s ₃ is not able to follow the abrupt change of the judgment voltage signal s _{2, and} the waveform shown by the dotted line in the figure (actually, the capacitor C3 and the resistor
The charging characteristic is due to R6, but it is shown as a straight line for simplicity). Therefore, the area of the plus region (indicated by the left diagonal line) of the combined signal s ₆ at this time becomes smaller than the area of the negative region (indicated by the right diagonal line), and the level of the frequency error signal s ₇ continues to increase during this period and by decreasing the terminal voltage of the cap C8, close to the frequency of the data clock by lowering the frequency of the formation clock signal s _8.

従って、上記回路によれば、データクロックと形成クロ
ック信号s₈との周波数が異なる場合、これ等が一致する
ように形成クロック信号s₈の周波数を制御し、更に両者
の位相がずれている場合、これを一致するように作用す
る。Therefore, according to the above circuit, when the frequencies of the data clock and the formation clock signal s ₈ are different, the frequency of the formation clock signal s ₈ is controlled so that they coincide with each other, and when the phases of both are shifted. , Act to match this.

次に、第１図に示す本考案のクロック形成回路について
説明する。Next, the clock forming circuit of the present invention shown in FIG. 1 will be described.

尚、第２図に示す上記回路例と共通する部分について
は、共通の符号を付し、その説明を省略する。It should be noted that portions common to the circuit example shown in FIG. 2 are denoted by common reference numerals, and description thereof will be omitted.

ここで、第２図に示す回路例との構成上の相違点を記す
と、第２図に示す抵抗R8、R9が除かれ、バリキャップC8
とコンデンサC6の間には、合成信号s₆の代りに、所定の
基準電圧Vrが印加されている。更に、補正誤差検出回路
12の演算増幅器２の出力端子と反転入力端子間には、コ
ンデンサC4と直列に抵抗R16が接続されている。Here, to describe the structural difference from the circuit example shown in FIG. 2, the resistors R8 and R9 shown in FIG.
And between the capacitor C6, instead of the composite signal s _6, a predetermined reference voltage Vr is applied. Furthermore, a correction error detection circuit
A resistor R16 is connected in series with the capacitor C4 between the output terminal and the inverting input terminal of the twelve operational amplifiers 2.

第１図と第２図の各クロック形成回路において、VCO8の
バリキャップC8の端子間に印加される信号電圧の変動特
性を比較するため、第３図の簡略モデルを考えてみる。
この場合、第３図（ａ）の差電圧（Vi-Vo′）が第２図
のバリキャップC8の端子間電圧に対応し、第３図（ｂ）
のVoが第１図のバリキャップC8の端子間電圧に対応す
る。To compare the fluctuation characteristics of the signal voltage applied between the terminals of the varicap C8 of the VCO8 in the clock forming circuits of FIGS. 1 and 2, consider the simplified model of FIG.
In this case, the differential voltage (Vi-Vo ') in FIG. 3 (a) corresponds to the terminal voltage of the varicap C8 in FIG. 2, and FIG. 3 (b).
Vo corresponds to the terminal voltage of the varicap C8 in FIG.

但し、第１図、第２図の各クロック形成回路で考慮され
ている所定の基準電圧Vrについては、それぞれ自由に設
定できるため、ここでは言及しない。またコンデンサC4
と並列に接続された放電用抵抗R13も共通するため、こ
こでの比較説明では省略する。However, the predetermined reference voltage Vr considered in each of the clock forming circuits of FIGS. 1 and 2 can be freely set, and will not be described here. Also capacitor C4
Since the discharging resistor R13 connected in parallel with is also common, the description will be omitted here.

先ず、第３図（ａ）の回路において、Viと（Vi-Vo′）
間の伝達関数Gaを求めると Ga＝（１＋ｓ・Ｃ・Ra）/s・Ｃ・Ra となる。First, in the circuit of FIG. 3 (a), Vi and (Vi-Vo ')
When the transfer function Ga between is obtained, Ga = (1 + s · C · Ra) / s · C · Ra.

一方、同図（ｂ）の回路において、ViとVo間の伝達関数
Gbを求めると Gb＝（１＋ｓ・Ｃ・Rb）/s・Ｃ・Ra となる。On the other hand, in the circuit of Fig. 2B, the transfer function between Vi and Vo
When Gb is calculated, it becomes Gb = (1 + s ・ C ・ Rb) / s ・ C ・ Ra.

従って、各伝達関数Ga、Gbは、少なくとも同じ傾向の特
性を有し、抵抗RaとRbを同値とすれば、全く同じ特性と
なる。Therefore, the transfer functions Ga and Gb have at least the same characteristics, and if the resistances Ra and Rb have the same value, they have exactly the same characteristics.

このことは、第２図において、合成信号s₆と誤差信号s₇
の差電圧となるバリキャップC8の端子間電圧と、第１図
において、所定の基準電圧Vrと補正誤差情報信号s₁₁と
の差電圧となるバリキャップC8の端子間電圧とが少なく
とも同じ傾向の特性で変化することを示し、第１図の本
考案クロック形成回路が前記した第２図のクロック形成
回路と同じ動作をすることを示している。This is because the composite signal s ₆ and the error signal s _{7 in} FIG.
The inter-terminal voltage of the varicap C8, which is the difference voltage of the varicap C8, and the inter-terminal voltage of the varicap C8, which is the difference voltage between the predetermined reference voltage Vr and the correction error information signal s _{11 in} FIG. It shows that the clock forming circuit of the present invention of FIG. 1 operates in the same manner as the clock forming circuit of FIG. 2 described above.

本考案は、上記実施例に限定されるものではなく、例え
ば、位相比較部４及び電圧変換回路５も、これと同様の
特性を有するものであればその構成は問わない。更に、
包絡線検波回路６においても、各抵抗R6、R7をそれぞれ
定電流源回路に置き換えてもよいなど種々の態様をとり
得るものである。The present invention is not limited to the above-described embodiment, and for example, the phase comparison unit 4 and the voltage conversion circuit 5 may have any configurations as long as they have the same characteristics. Furthermore,
The envelope detection circuit 6 can also take various forms such as replacing the resistors R6 and R7 with constant current source circuits.

（考案の効果） 本考案回路によれば、デジタルデータ信号のデータクロ
ック周波数が、形成クロック信号の周波数と大きくずれ
る場合にもこれ等が一致するように形成クロック信号s₈
の周波数を制御し、更に両者の位相ずれを一致するよう
に作用する。従って、DAT或いはCD等から再生されるデ
ジタルデータ信号のように、再生条件によってそのデー
タクロックの周波数が急俊に、或いは大きく変化するよ
うなデジタルデータ信号からクロック信号を形成する場
合に用いて好適なクロック形成回路を提供するものであ
る。According to the circuit of the present invention, even if the data clock frequency of the digital data signal is largely deviated from the frequency of the formation clock signal, the formation clock signal s ₈
It controls the frequency of and further acts so as to match the phase shift of both. Therefore, it is suitable for forming a clock signal from a digital data signal such as a digital data signal reproduced from a DAT or a CD whose data clock frequency changes rapidly or greatly depending on the reproduction condition. The present invention provides a simple clock forming circuit.

【図面の簡単な説明】[Brief description of drawings]

第１図は本考案回路の一実施例を示す回路図、第２図、
第３図は本考案回路の動作説明に供する回路図、第４図
乃至第６図は本考案の説明に供する波形図である。 １、２……演算増幅器、３……インバータ、４……位相
比較器、５……パルス幅／電圧変換回路、６……包絡線
検波回路、７、……積分合成回路、８……電圧制御発振
器、９……位相比較部、12……補正誤差検出回路、R1〜
R16……抵抗、C1〜C7……コンデンサ、C8……バリキャ
ップ、L1……コイル、Q1、Q2……トランジスタ、Q3、Q4
……FET。FIG. 1 is a circuit diagram showing an embodiment of the circuit of the present invention, FIG.
FIG. 3 is a circuit diagram for explaining the operation of the circuit of the present invention, and FIGS. 4 to 6 are waveform diagrams for explaining the present invention. 1, 2 ... Operational amplifier, 3 ... Inverter, 4 ... Phase comparator, 5 ... Pulse width / voltage conversion circuit, 6 ... Envelope detection circuit, 7 ... Integral synthesis circuit, 8 ... Voltage Controlled oscillator, 9 ... Phase comparator, 12 ... Correction error detection circuit, R1 ~
R16: resistance, C1 to C7 ... capacitor, C8 ... varicap, L1 ... coil, Q1, Q2 ... transistor, Q3, Q4
…… FET.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 【請求項１】デジタルデータ信号から、該デジタルデー
タ信号の反転タイミングを司るデータクロックに相当す
る形成クロック信号を形成するクロック形成回路であ
り、 前記デジタルデータ信号と前記形成クロック信号の位相
を比較し、位相差に応じてレベルが変化する位相差情報
信号を出力する位相差情報出力手段と、 前記位相差情報信号に追従してレベル増加し、且つ前記
位相差情報信号が急激にレベル減少するときに所定の減
少特性でレベル減少する第１の包絡線信号と、前記位相
差情報信号に追従してレベル減少し、且つ前記位相差情
報信号が急激にレベル増加するときに所定の増加特性で
レベル増加する第２の包絡線信号とを出力する包絡線信
号出力手段と、 前記第１と第２の包絡線信号の加算情報と加算積分情報
とを含む補正誤差情報信号を出力する補正誤差検出手段
と、 前記補正誤差情報信号に基づいて周波数制御される前記
形成クロック信号を出力する形成クロック信号出力手段
とを有することを特徴とするクロック形成回路。1. A clock forming circuit for forming, from a digital data signal, a formation clock signal corresponding to a data clock that controls the inversion timing of the digital data signal, and comparing the phases of the digital data signal and the formation clock signal. A phase difference information output unit that outputs a phase difference information signal whose level changes according to the phase difference; and a level that increases by following the phase difference information signal and the phase difference information signal sharply decreases in level. A first envelope signal that decreases in level with a predetermined decrease characteristic, and the level decreases with following the phase difference information signal, and a level increases with a predetermined increase characteristic when the phase difference information signal rapidly increases in level. Envelope signal output means for outputting an increasing second envelope signal, and correction including addition information and addition integration information of the first and second envelope signals A correction error detecting means for outputting a difference information signal, the correction error information signal and outputs the formed clock signal frequency control based on the formation clock signal output means and a clock forming circuit, characterized in that it comprises a.