JPH0296804A - 数値制御装置 - Google Patents
数値制御装置Info
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- JPH0296804A JPH0296804A JP24897188A JP24897188A JPH0296804A JP H0296804 A JPH0296804 A JP H0296804A JP 24897188 A JP24897188 A JP 24897188A JP 24897188 A JP24897188 A JP 24897188A JP H0296804 A JPH0296804 A JP H0296804A
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- Japan
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- buffer
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- memory
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- 230000015654 memory Effects 0.000 claims abstract description 61
- 238000009826 distribution Methods 0.000 claims abstract description 43
- 238000012545 processing Methods 0.000 abstract description 9
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000003754 machining Methods 0.000 description 2
- 238000005315 distribution function Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Numerical Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は数値制御装置に係り、特に微小移動指令に対す
る高速分配機能を実現するための数値制御装置に関する
ものである。
る高速分配機能を実現するための数値制御装置に関する
ものである。
従来、この種の数値制御装置は、移動指令に対する制御
が数値制御用プログラムの読込みから軸分配までの各処
理に対し、処理の要求と完了という組合せで１ブロック
単位で行われてい次。
が数値制御用プログラムの読込みから軸分配までの各処
理に対し、処理の要求と完了という組合せで１ブロック
単位で行われてい次。
上述し九従来の数値制御装置は、軸分配までの各処理の
要求と完了が１ブロック単位に行われていたため、移動
指令が微小でかつ高速分配を行う場合には、軸分配から
機械の動作までの時間に比較して、１ブロック単位のデ
ータの読込みから軸分配までの処理時間が大きくなシ、
軸分配の念めの内部処理が完了するまで、機械が動作で
きず、滑らかで高速な加工ができないという課題があっ
た。
要求と完了が１ブロック単位に行われていたため、移動
指令が微小でかつ高速分配を行う場合には、軸分配から
機械の動作までの時間に比較して、１ブロック単位のデ
ータの読込みから軸分配までの処理時間が大きくなシ、
軸分配の念めの内部処理が完了するまで、機械が動作で
きず、滑らかで高速な加工ができないという課題があっ
た。
本発明の数値制御装置は、数値制御用プログラムの読込
み部と、軸分配の九めの第１の制御部と、補間器をもつ
数値制御装置において、読込みデータを複数個格納でき
る第１のバッファメモリと、分配用データを複数個格納
できる第２のバッファメモリと、上記第１および第２の
バッファメモリを制御する第２の制御部を含み、高速分
配を行うようＫしたものである。
み部と、軸分配の九めの第１の制御部と、補間器をもつ
数値制御装置において、読込みデータを複数個格納でき
る第１のバッファメモリと、分配用データを複数個格納
できる第２のバッファメモリと、上記第１および第２の
バッファメモリを制御する第２の制御部を含み、高速分
配を行うようＫしたものである。
本発明においては、数値制御用プログラムの読込みから
軸分配までの各処理の間に２つのバッファメモリをもつ
ことにより、１ブロック単位であった各処理の要求と完
了の制御回数を１６ブロツク単位とし、１６ブロツク１
セツトのバックアメモリを３セツトのリングバッファ構
造にすることにより、１ブロツク当夕の軸分配までの処
理時間を大幅に短縮する。
軸分配までの各処理の間に２つのバッファメモリをもつ
ことにより、１ブロック単位であった各処理の要求と完
了の制御回数を１６ブロツク単位とし、１６ブロツク１
セツトのバックアメモリを３セツトのリングバッファ構
造にすることにより、１ブロツク当夕の軸分配までの処
理時間を大幅に短縮する。
以下、図面に基づき本発明の実施例を詳細に説明する。
図は本発明の一実施例を示すブロック図である。
図において、１０１は紙テープリーダ、１０２はフロッ
ピィディスク装置、２００は数値制御用プログラムの読
込み部、３００は読込みデータを複数個格納できる読込
み用バッファメモリで、この読込み用バッファメモリ３
００はバッファメモリ（１１）３０１とバッファメモリ
（１２＞３０２およびバックアメモリ（１３）３０３を
内蔵している。４００は分配用データを複数個格納でき
る分配用バッファメモリで、この分配用バッファメモリ
４００はバッファメモリ（２１）４０１とバッファメモ
リ（２２）４０２およびバッファメモリ（２３）４ｔ）
３を内蔵している。５００は・補間器、６００は読込み
用バックアメモリ３００と分配用バッファメモリ４００
を制御するバッファメモリ制御部（制御部）である。
ピィディスク装置、２００は数値制御用プログラムの読
込み部、３００は読込みデータを複数個格納できる読込
み用バッファメモリで、この読込み用バッファメモリ３
００はバッファメモリ（１１）３０１とバッファメモリ
（１２＞３０２およびバックアメモリ（１３）３０３を
内蔵している。４００は分配用データを複数個格納でき
る分配用バッファメモリで、この分配用バッファメモリ
４００はバッファメモリ（２１）４０１とバッファメモ
リ（２２）４０２およびバッファメモリ（２３）４ｔ）
３を内蔵している。５００は・補間器、６００は読込み
用バックアメモリ３００と分配用バッファメモリ４００
を制御するバッファメモリ制御部（制御部）である。
そして、読込み用バッファメモリ３００と分配用メモリ
４００およびバッファメモリ制御部（制御部）６０Ｇは
軸分配のための制御部を構成している。
４００およびバッファメモリ制御部（制御部）６０Ｇは
軸分配のための制御部を構成している。
つぎにこの図に示す実施例の動作を説明する。
紙テープリーダ１０１マたはフロッピィディスク装置１
０２から転送された数値制御用プログラムデータは、読
込み部２００で補間器５００が処理し易い内部コードに
変換される。内部コードに変換された分配データは読込
み用バッファメモリ３００の１つでおるバックアメモリ
（１１）３吋に１６ブロツク分のデータとして順次格納
される。格納されたデータはそのまま分配用バッファメ
モリ４００の１つであるバッファメモリ（２１）４０１
に転送され格納される。
０２から転送された数値制御用プログラムデータは、読
込み部２００で補間器５００が処理し易い内部コードに
変換される。内部コードに変換された分配データは読込
み用バッファメモリ３００の１つでおるバックアメモリ
（１１）３吋に１６ブロツク分のデータとして順次格納
される。格納されたデータはそのまま分配用バッファメ
モリ４００の１つであるバッファメモリ（２１）４０１
に転送され格納される。
そして、１７ブロツク目からの１６ブロツク分は再度バ
ッファメモリ（１１）３０１に格納された後、バックア
メモリ（２２）４０２に格納される。同様に３３ブロツ
ク目からの１６ブロツク分もバックアメモリ（１１）３
０１を経由してバックアメモリ（２３）４０３に格納さ
れる。このようにして、分配用バッファメモ！７４００
のすべて（１６×３＝４８ブロツク）に分配データが格
納され死後、４９ブロツク目からのデータは、引き続き
１６ブロツク単位で読込み用バックアメモリ３０００バ
ツツアメモリ（Ｉｆ）３０１ 、バッファメモリ（１２
）３０２およびバッファメモリ（１３）３０３へ順次格
納される。読込み用バックアメモリ３００のすべてに分
配データが格納されると、次に分配用バックアメモリ４
０００バツフアメモリ（２１）４０１の１６プａツクに
対し補間器５００は、１ブロック単位で軸分配を開始す
る。そして、補間器５００は１６ブロツクの分配を完了
すると、バッファメモリ（２２）４０２の１６ブロツク
に対する分配を引続き継続すると共に、バックアメモリ
制御部６００に対しバッファメモリ（１１）３０１から
軸分配が完了したバッファメモｌ） （２１）４０１へ
のデータの転送を要求する。
ッファメモリ（１１）３０１に格納された後、バックア
メモリ（２２）４０２に格納される。同様に３３ブロツ
ク目からの１６ブロツク分もバックアメモリ（１１）３
０１を経由してバックアメモリ（２３）４０３に格納さ
れる。このようにして、分配用バッファメモ！７４００
のすべて（１６×３＝４８ブロツク）に分配データが格
納され死後、４９ブロツク目からのデータは、引き続き
１６ブロツク単位で読込み用バックアメモリ３０００バ
ツツアメモリ（Ｉｆ）３０１ 、バッファメモリ（１２
）３０２およびバッファメモリ（１３）３０３へ順次格
納される。読込み用バックアメモリ３００のすべてに分
配データが格納されると、次に分配用バックアメモリ４
０００バツフアメモリ（２１）４０１の１６プａツクに
対し補間器５００は、１ブロック単位で軸分配を開始す
る。そして、補間器５００は１６ブロツクの分配を完了
すると、バッファメモリ（２２）４０２の１６ブロツク
に対する分配を引続き継続すると共に、バックアメモリ
制御部６００に対しバッファメモリ（１１）３０１から
軸分配が完了したバッファメモｌ） （２１）４０１へ
のデータの転送を要求する。
このようにして、補間器５００は、各軸への分配を継続
しながら１６ブロツクの分配を完了するごとに、軸分配
が完了し九分配用バックアメモリ４００に対し読込み用
バッファメモリ３００から次の１６ブロツクのデータが
転送格納されることを要求する。同様に、分配用バッフ
ァメモＩＪ４００ヘデータ転送を完了した読込み用バッ
ファメモリ３００のバックアメモリ３０１．３０２．３
０３に対し、読込み部２００はデータを１ブロツクすり
順次転送格納する。
しながら１６ブロツクの分配を完了するごとに、軸分配
が完了し九分配用バックアメモリ４００に対し読込み用
バッファメモリ３００から次の１６ブロツクのデータが
転送格納されることを要求する。同様に、分配用バッフ
ァメモＩＪ４００ヘデータ転送を完了した読込み用バッ
ファメモリ３００のバックアメモリ３０１．３０２．３
０３に対し、読込み部２００はデータを１ブロツクすり
順次転送格納する。
こうして、各々リングバッファ構造をした読込み用バッ
ファメモリ３００と分配用バッファメモリ４００は、数
値制御用プログラムのデータの最後までデータ転送を行
い続ける。
ファメモリ３００と分配用バッファメモリ４００は、数
値制御用プログラムのデータの最後までデータ転送を行
い続ける。
なお、バックアメモリ制御部６００は、補間器５００か
らの分配完了信号ＤＳＴ ＥＮＤの制御を行うと共に、
読込み部２００と読込み用バツファメモリ３００、この
読込み用バッファメモリ３００と分配用バックアメモリ
４００およびこの分配用バッファメモリ４００と補間器
５００相互間のデータ転送に関するデータの読出し信号
ＲＤ１．ＲＤ、 、ＲＤ８、書込み信号ＷＴ １．ＷＴ
２．ｗ−の制御も行う。
らの分配完了信号ＤＳＴ ＥＮＤの制御を行うと共に、
読込み部２００と読込み用バツファメモリ３００、この
読込み用バッファメモリ３００と分配用バックアメモリ
４００およびこの分配用バッファメモリ４００と補間器
５００相互間のデータ転送に関するデータの読出し信号
ＲＤ１．ＲＤ、 、ＲＤ８、書込み信号ＷＴ １．ＷＴ
２．ｗ−の制御も行う。
以上説明したように本発明は、数値制御用プログラムの
読込みから軸分配までの各処理の間【、２つのバッファ
メモリをもつことにより、１ブロック単位であった各処
理の要求と完了の制御回数を１６ブロツク単位とするこ
とと、１６ブロツク１セツトのバッファメモリを３セツ
トのリングバッファ構造にすることによｐ、１フロック
当りの軸分配までの処理時間を大幅に短縮することがで
きる。これにより、自動プログラミング装置などから直
接出力される微小移動指令の集合からなる複雑な形状の
加工を高速で行うことができ生産性を向上できる効果が
ある。
読込みから軸分配までの各処理の間【、２つのバッファ
メモリをもつことにより、１ブロック単位であった各処
理の要求と完了の制御回数を１６ブロツク単位とするこ
とと、１６ブロツク１セツトのバッファメモリを３セツ
トのリングバッファ構造にすることによｐ、１フロック
当りの軸分配までの処理時間を大幅に短縮することがで
きる。これにより、自動プログラミング装置などから直
接出力される微小移動指令の集合からなる複雑な形状の
加工を高速で行うことができ生産性を向上できる効果が
ある。
図は本発明の一実施例を示すブロック図である。
２００・・・・読込み部、３００・・・・読込み用バッ
クアメモリ、４００・・・・分配用バッファメモ’Ｊ、
５００・・・・補間器、６００・・・・バッファメモリ
制御部（制御部）。 特許出願人 日本電気株式会社
クアメモリ、４００・・・・分配用バッファメモ’Ｊ、
５００・・・・補間器、６００・・・・バッファメモリ
制御部（制御部）。 特許出願人 日本電気株式会社
Claims (1)
- 数値制御用プログラムの読込み部と、軸分配のための第
１の制御部と、補間器をもつ数値制御装置において、読
込みデータを複数個格納できる第１のバッファメモリと
、分配用データを複数個格納できる第２のバッファメモ
リと、前記第１および第２のバッファメモリを制御する
第２の制御部を含み、高速分配を行うようにしたことを
特徴とする数値制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24897188A JPH0296804A (ja) | 1988-10-04 | 1988-10-04 | 数値制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24897188A JPH0296804A (ja) | 1988-10-04 | 1988-10-04 | 数値制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0296804A true JPH0296804A (ja) | 1990-04-09 |
Family
ID=17186113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24897188A Pending JPH0296804A (ja) | 1988-10-04 | 1988-10-04 | 数値制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0296804A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1640830A1 (en) * | 2004-09-16 | 2006-03-29 | Yamazaki Mazak Corporation | Simulation apparatus and method for NC machining |
-
1988
- 1988-10-04 JP JP24897188A patent/JPH0296804A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1640830A1 (en) * | 2004-09-16 | 2006-03-29 | Yamazaki Mazak Corporation | Simulation apparatus and method for NC machining |
| US7979254B2 (en) | 2004-09-16 | 2011-07-12 | Yamazaki Mazak Corporation | Simulation apparatus and method for NC machining |
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