JPH029082A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置におけるデータ転送方法に
関し、さらに特定的には、内部にランダムアクセスメモ
リ（ＲＡＭ）ボートと、シリアルアクセスメモリ（ＳＡ
Ｍ）ボートとを有する２ポートメモリ装置におけるデー
タ転送方法に関する。

［従来の技術］ 近年、グラフィックデイスプレィシステムへの応用を目
的とした２ポートメモリ装置が提案されている。この２
ポートメモリ装置は、ランダムにアクセス可能なＲＡＭ
ボートと、シリアルにアクセス可能なＳＡＭポートの２
つのポートを有しており、その詳細は、たとえば、「日
経エレクトロニクス」誌　１９８５年８月１２日号（９
，２１１〜２４０）に示されている。また、従来のＲＡ
ＭポートとＳＡＭポート間でのデータ転送方法は、たと
えば特開昭６２−２４２２５２号公報に示されたものが
ある。以下、これらの従来例について説明する。

第３図は、従来の２ポートメモリ装置の概略構成を示す
ブロック図である。図において、この２ホードメモリ装
置は、ＲＡＭ　（ランダムアクセスメモリ）１と、ＳＡ
Ｍ（シリアルアクセスメモリ）２と、転送部３と、制御
回路４とを備えている。

ＲＡＭ１は、メモリセルアレイ１１と、行デコーダ１２
と、Ｉ１０スイッチ１３と、列デコーダ１４とから構成
される。メモリセルアレイ１１には、ｉρ数本のワード
線ＷＬと、複数組のビット線対ＢＬ、ＢＬとが交差して
配置され、それぞれの交点にはメモリセルＭＣが設けら
れている。行デコーダ１２は、入力される行アドレスに
基づいて、複数本のワード線ＷＬの中から１本のワード
線を選択する。Ｉ１０スイッチ１３は、各ビット線ＢＬ
およびＢＬに対して設けられるとともに、Ｉ１０線１５
と共通接続されている。列デコーダ１４は、入力される
列アドレスに基づいてＩ１０スイッチ１３を選択的に開
閉させることにより、所望のビット線対ＢＬおよびＢＬ
を選択する。周知のごとく、このようなＲＡＭＩでは、
任意のメモリセルＭＣに対して随時にデータの書込およ
び読出が可能である。

転送部３は、ＲＡＭＩとＳＡＭ２との間に設けられ、Ｒ
ＡＭＩとＳＡＭ２相互間のデータ転送を行なう。この転
送部３は、各ビット線対ＢＬ、ＢＬごとに設けられたプ
リチャージ回路３１．センスアンプ３２およびトランス
フアゲ−１・３３を含む。各プリチャージ回路３１は、
タイミング制御回路（図示せず）から与えられるプリチ
ャージ信号ＰＲによって、対応のビット線対ＢＬ、ＢＬ
をプリチャージする。各センスアンプ３２は、データの
読出あるいは書込時において対応のビット線対ＢＬ、Ｂ
Ｌ間に現われる微小電位差を増幅する。

これらセンスアンプ３２は、制御回路４から延びるセン
スアンプ活性化信号線対ＳＤ、ＳＤによって活性化され
る。各トランスファゲート３３は、与えられる転送信号
ＴＧに応じて、対応のビット線対ＢＬ、ＢＬとＳＡＭ２
との間の開閉を制御する。

ＳＡＭ２は、データレジスタ２１と、シリアルセレクタ
２２とを含む。データレジスタ２１は、各ビット線ＢＬ
、ＢＬごとに設けられ、メモリセルアレイ１１における
１行分（１ワ一ド線分）のデータを保持する。シリアル
セレクタ２２は、データレジスタ２１に保持されたデー
タを読出してシリアルに入出力線２３へ出力するととも
に、人出力線２３を介して入力されるシリアルデータを
よデータレジスタ２１に書込む。

次に、第４図を参照して、第３図における転送部３およ
びその周辺回路の回路構成を説明する。

メモリセルＭＣ０は、Ｎチャネル型のＭＯＳトランジス
タ（以下、ＮＭＯＳトランジスタと称す）ＮＱＩとキャ
パシタＣとで構成され、ワード線ＷＬを゛Ｈレベルにす
ることによって選択される。プリチャージ回路３１ｏは
、ＮＭＯＳトランジスタＮＱ２およびＮＯ３がビット線
ＢＬｏとＢＬｏとの間に直列に介挿されて構成される。

各ＮＭＯＳトランジスタＮＱ２およびＮＯ３のゲートに
は、図示しないタイミング制御回路からプリチャージ信
号ＰＲが与えられる。そして、プリチャージ回路３１０
は、プリチャージ信号ＰＲかＨレベルのとき、オンとな
り、プリチャージ電圧Ｖ　ｃ　ｃ　／　２をビット線対
ＢＬｏ、ＢＬ、に印加する。これによって、ビット線対
ＢＬｏ、ＢＬｏがプリチャージされる。センスアンプ３
２ｏは、互いにクロスカップルされた１対のＮＭＯ５’
）ランジスタＮＱ４およびＮＯ３と１対のＰチャネル型
ＭＯＳ）ランジスタ（以下、ＰＭＯＳトランジスタと称
す）ＰＱＩおよびＰＯ２とで構成される。このセンスア
ンプ３２ｏは、制御回路４からのセンスアンプ活性化信
号線対ＳＤ、ＳＤか、それぞれ、Ｌレベル、Ｈレベルに
なることによって、ビット線対ＢＬｏ　、ＢＬｏ間の微
小電位差を増幅する。トランスファゲート３３ｏは、ビ
ット線対ＢＬｏ、ＢＬ。とデータレジスタ２１ｏの記憶
ノード対ＤＲｏ。

ＤＲｏとの間にそれぞれ介挿された２個のＮＭＯＳトラ
ンジスタＮＱ６およびＮＱ７によって構成される。これ
らＮＭＯ３）ランジスタＮＱ６およびＮＱ７は、転送信
号ＴＧがＨレベルのときにオンとなり、ビット線対ＢＬ
ｏ、ＢＬｏと記憶ノード対ＤＲｏ、ＤＲｏとを接続する
。データレジスタ２１ｏは、ビット線対ＢＬｏ、ＢＬｏ
間に互いに逆向きに並列接続された２個のインバータＩ
Ｖ１およびＩＶ２によって構成される。

なお、メモリセルＭＣ，、プリチャージ回路３１１、セ
ンスアンプ３２．、トランスファゲート３３、およびデ
ータレジスタ２１１も、それぞれ、メモリセルＭＣ８，
プリチャージ回路３１゜、センスアンプ３２０．トラン
スファゲート３３０およびデータレジスタ２１ｏと同じ
構成である。また、第４図では簡単化のため、これらメ
モリセル。

プリチャージ回路、センスアンプ、トランスファゲート
およびデータレジスタを２組しか示していないが、実際
には第３図に示すように多数組存在する。

制御回路４は、センスアンプ活性化信号線対ＳＤ、ＳＤ
間に直列に介挿された２個のＮＭＯＳトランジスタＮＱ
８．ＮＱ９と、センスアンプ活性化信号線ＳＤと電源Ｖ
。、との間に介挿されたＰＭＯＳトランジスタＰＱ３と
、センスアンプ活性化信号線ＳＤと接地との間に介挿さ
れたＮＭＯＳトランスファゲートとによって構成される
。ＮＭＯ３）ランジスタＮＱ８およびＮＱ９の各ベース
には、図示しないタイミング制御回路からプリチャージ
信号ＰＲが与えられる。そして、これらＮＭＯＳトラン
ジスタＮＱ８およびＮＱ９は、プリチャージ１Ｊ号ＰＲ
がハイレベルのとき、オンとなり、プリチャージ電圧Ｖ
　ｃ　ｃ　／　２をセンスアンプ活性化信号線対ＳＤ、
ＳＤに印加する。これによって、センスアンプ活性化信
号線対ＳＤ、　　ＳＤがプリチャージされる。また、Ｐ
ＭＯＳトランジスタＰＱ３およびＮＭＯＳトランジスタ
ＮＱＩＯの各ベースには、図示しないタイミング制御回
路からセンスアンプイネーブル信号ＳＡＥおよびＳＡＥ
がそれぞれ与えられる。そして、ＰＭＯＳトランジスタ
ＰＱ３およびＮＭＯＳトランジスタＮＱＩＯは、センス
アンプイネーブル信号ＳＡＥ。

ＳＡＥが、それぞれ、Ｌレベル、Ｈレベルのときにオン
となり、センスアンプ活性化信号線ＳＤをＨレベルに、
センスアンプ活性化信号ｆｉＳＤをＬレベルに駆動する
。

上記のような構成において、ＲＡＭＩとＳＡＭ２は非同
期に動作を行なう。そして、メモリセルアレイ１１に記
憶された１行分（１ワ一ド線分）のデータか転送部３に
よって一括的にＳＡＭ２のデータレジスタ２１に転送さ
れ、シリアルセレクタ２２によって入出力線２３からシ
リアルに出力される。また、シリアルセレクタ２２から
入力されたデータがデータレジスタ２】に保持され、転
送部３によって一括的にＲＡＭＩに転送され、メモリセ
ルアレイ１１に書込まれる。

次に、ＲＡＭ１からＳＡＭ２へ、たとえば、メモリセル
ＭＣＯからデータレジスタ２１゜ヘデータを転送する方
法を、第５図の波形図を用いて説明する。データ転送に
先だってプリチャージ信号ＰＲはＨレベルであり、ビッ
ト線対ＢＬｏ、ＢＬ。およびセンスアンプ活性化信号線
対ＳＤ、ＳＤは共にＶ　ｃ　ｃ　／　２にプリチャージ
されている。時間ｔ。でプリチャージ信号ＰＲをＬレベ
ルにすると、ビット線対ＢＬｏ、ＢＬｏおよびセンスア
ンプ活性化信号線対ＳＤ、ＳＤはＶｃｃ／２のレベルを
保ったまま、ハイインピーダンス状態になる。

次に、時間ｔ、てワード線ＷＬをＨレベルにすると、メ
モリセルＭＣｏ内のキャパシタＣに蓄えられていた電荷
がビット線ＢＬｏ上に読出される。

ここで、メモリセルＭＣｏ内のキャパシタにＨレベルが
記憶されていたとすると、ビットＩＢ　Ｌ。

の電位は、わずかに上昇する。この電荷の読出が十分に
行なわれるだけの期間Δｔ、の後、つまり、時間ｔ　、
、において、センスアンプイネーブル信号ＳＡＥ、ＳＡ
ＥをそれぞれＨレベル、Ｌレベルにすると、センスアン
プ３２ｏがビット線対ＢＬｏ。

ＢＬｏ間の電位差の増幅を開始する。この増幅が十分に
行なわれるだけの期間Δｔ２の後、時間ｔ、において、
転送信号ＴＧをＨレベルにする。データレジスタ２１゜
を構成する・ｆンバータＩＶＩおよびＩＶ２の駆動能力
は、センスアンプ３２゜を構成する各トランジスタの駆
動能力よりも小さく設定されているので、データレジス
タ２１ｏの記憶データは、トランスファゲート３３０を
介してセンスアンプ３２．によって書換えられる。以上
の操作によってメモリセルＭＣｏに記憶されていたデー
タはデータレジスタ２１ｏに転送される。

次に、ＳＡＭ２からＲＡＭ１に、たとえば、データレジ
スタ２１ｏからメモリセルＭＣｏヘデータを転送する方
法を、第６図の波形図を用いて説明する。データ転送に
先立って、プリチャージ信号ＰＲをＨレベ°ルにして、
各ノードをプリチャージしておく。時間ｔ。でプリチャ
ージ信号ＰＲをＬレベルにした後、転送信号ＴＧをＨレ
ベルにすると、データレジスタ２１．に記憶されている
データに従って、ビット線対ＢＬ０．ＢＬｏの電位が変
化し始める。たとえば、記憶ノードＤＲ０がＨレベル、
記憶ノードＤＲｏがＬレベルであったとすると、ビット
線ＢＬｏがＨレベルに、ビット１ＢＬｏがＬレベルに向
かって変化を開始する。

次に、時間ｔ、でワード線ＷＬをＨレベルにすると、メ
モリセルＭＣｏ内のキャパシタに蓄えられていた電荷が
ビット線ＢＬｏ上に読出されるが、データレジスタ２１
ｏの駆動能力によって吸収されてしまう。ビット線対Ｂ
Ｌ０．ＢＬｏ間の電位差が大きくなった後、時間ｔ２で
センスアンプを活性化して、ビット線ＢＬｏをＬレベル
、ビット線ＢＬ０をＨレベルにする。このとき、ワード
線ＷＬはＨレベルであるので、そのデータがメモリセル
ＭＣｏに書込まれる。

以上の説明では、参照符号の添字が０の組だけを取上げ
たが、他の組についても全く同様にデータの転送が行な
われる。

ところで、グラフィックデイスプレィシステムにおいて
は、全データをすべて転送するのではなく、その一部分
だけを転送するといった使用法がよく用いられる。第７
図および第８図はこのような一部分だけの転送を可能に
した２ポートメモリ装置の一例を示している。トランス
ファゲート３３ｏは転送信号ＴＧ０で制御され、トラン
スファゲート３３、は別の転送信号ＴＧ、で制御される
ように構成されており、転送したいデータレジスタに対
応した転送信号のみをＨレベルにすることによって部分
的な転送を行なう。しかし、第７図および第８図のよう
な構成の場合、従来の転送方法では、データレジスタ２
１からメモリセルＭＣへのデータ転送の際に、以下のよ
うな不具合が生じる。これを、第９図の波形図を用いて
説明する。

時間ｔ０においてプリチャージ信号ＰＲをＬレベルにし
た後、転送信号ＴＧｏがＨレベルになり、転送信号ＴＧ
、はＬレベルのままであるとする。

このとき、ビット線対ＢＬｏ、ＢＬ、の電圧は、データ
レジスタ２１゜に記憶されているデータに従って変化を
開始する。たとえば、記憶ノードＤＲ０がＨレベル、５
己憶ノードＤＲｏがＬレベルであるとすると、ビット線
ＢＬｏの電位はＶｃｃ／２から上昇し、ビット線ＢＬｏ
の電位はＶｃｃ／２から降下する。そして、ビット線Ｂ
Ｌｏの電位が、センスアンプ３２ｏを構成するＮＭＯ３
）ランジスタＮＱ５のしきい値電圧よりも高くなると、
このＮＭＯ３）ランジスタＮＱ５がオン状態になる。同
様に、ビット線ＢＬｏの電位がセンスアンプ３２Ｇを構
成するＰＭＯＳトランジスタＰＱＩのしきい値電圧より
も低くなると、このＰＭＯＳトランジスタＰＱＩがオン
状態になる。したがって、センスアンプ活性化信号線Ｓ
Ｄとビット線ＢＬ０、センスアンプ活性化信号線ＳＤと
ビット線ＢＬ０が接続される。このとき、センスアンプ
活性化信号線ＳＤ、ＳＤ共にハイインピーダンス状態で
あるので、センスアンプ活性化信号線ＳＤの電位はビッ
ト線ＢＬｏに引かれて上昇を開始し、センスアンプ活性
化信号線ＳＤの電位はビット線ＢＬｏに引かれて降下を
開始する。センスアンプ活性化１２号線ＳＤ、５Ｄ（７
）電位がＶｃｃ／２１：対して、センスアンプ３２．を
構成するトランジスタのしきい値゛上圧以上変化すると
、センスアンプ３２、は増幅動作を開始する。しかし、
このときワード線ＷＬはまだＨレベルになっていないか
、あるいは、Ｈレベルになっていてもビット線対ＢＬ＋
、ＢＬ＋にメモリセルＭＣ，のデータが十分に読出され
ていないので、センスアンプ３２．は、自己に内蔵する
非対称性に従ったデータを増幅してしまう。

［発明が解決しようとする課題］ 従来の２ポートメモリ装置におけるデータの転送方法は
、以上のように実行されているので、データレジスタか
らメモリセルへ部分的なデータ転送を行なう場合、デー
タ転送がマスクされたメモリセルに記憶されているデー
タを破壊してしまうおそれがあった。

この発明は、上記のような問題点を解消するためになさ
れたもので、メモリセルとデータレジスタとの間で部分
的なデータ転送を行なう際に、データ転送がマスクされ
たメモリセルに記憶されているデータの破壊を防止する
ことを目的とする。

［課題を解決するための手段］ この発明に係る半導体記憶装置は、センスアンプ駆動手
段をビット線対の各グループごとに複数個設け、これら
各センスアンプ駆動手段をそれぞれ対応のグループのセ
ンスアンプと共通的に接続するとともに、別のグループ
のセンスアンプとは切り離すようにしたものである。

［作用］ この発明においては、各センスアンプ駆動手段から延び
るセンスアンプ活性化信号線対が、データ転送を実行す
るセンスアンプのグループとデータ転送かマスクされる
センスアンプのグループとの間で分離され、互いの影響
を排除している。

［実施例］ 以下、この発明の一実施例を第１図を参照して説明する
。この実施例では、各トランスファゲート３３ｏ　、３
Ｂ＋は２つの転送信号ＴＧｏ、ＴＧ１のいずれかによっ
て制御されているものとする。

なお、第１図では簡ｉｌｌ化のために転送信号”ｒｃｏ
。

ＴＧ、のそれぞれで制御されるトランスファゲートを各
１組ずつしか示していないが、実際にはそれぞれ多数組
存在する。したがって、トランスファゲートおよびそれ
に属するビット線対は転送信号ＴＧｏによって制御され
る第１のグループと、転送信号ＴＧ、によって制御され
る第２のグループとに分けられる。この２つのグループ
に対応して、制御回路も２組設けられる。一方の制御回
路４ｏは、第１のグループに属するセンスアンプ（第１
図ではセンスアンプ３２ｏ）に対して設けられ、他方の
制御回路４１は第２のグループのセンスアンプ（第１図
ではセンスアンプ３２．）に対して設けられる。制御回
路４ｏと第１のグループに属するセンスアンプ３２ｏと
はセンスアンプ活性化信号線対ＳＤＯ，ＳＤ、によって
接続される。また、制御回路４．と第２のグループに属
するセンスアンプ３２．とはセンスアンプ活性化信号線
対ＳＤ、、ＳＤ、によって接続される。そして、重要な
ことは、センスアンプ活性化信号線対は各グループ間で
分断されていることである。すなわち、第１図では、セ
ンスアンプ活性化信号線対ｓＤｏ、ｓｐｏとＳＬ）、　
、　　ＳＬ）、との間の曵？Ｌｉ５ＱＬ的に分離されて
いる。これによって、各グループ間でセンスアンプが影
響し合い誤動作するのを防止することができる。なお、
その他の構成は、第７図および第８図に示す従来装置と
同様であり、ト■当する部分には同一の参照番号を付し
ておく。

次に、第１図に示す実施例の動作を、第２図の波形図を
参照して説明する。まず、時間ｔｏにおいて、プリチャ
ージ信号ＰＲをＬレベルにした後、転送信号ＴＧｏをＨ
レベルにし、転送信号ＴＧ。

はＬレベルのままにしておくと、第９図の従来例で説明
したように、ビット線対ＢＬｏ、ＢＬ、間の電位差がデ
ータレジスタ２１ｏのデータに従って大きくなる。これ
に応じて、センスアンプ活性化信号線対ＳＤｏ、、ＳＤ
ｏが、それぞれ、ＬレベルおよびＨレベルに変化し始め
る。しかし、センスアンプ活性化信号線対ＳＤ、、ＳＤ
、は、センスアンプ活性化信号線対ＳＤｏ、ＳＤｏと分
離されているので、センスアンプ活性化信号線対ＳＤ、
、ＳＤ、はＶ　ｃ　ｃ　／　２にプリチャージされた状
態を保持する。同様に、ビット線対ＢＬ、、ＢＬ、もＶ
　ｃ　ｃ　／　２にプリチャージされた状態を保つ。

次に、時間ｔ１においてワード線ＷＬがＨレベルになる
と、メモリセルＭＣＯ、ＭＣ，に蓄積されているデータ
が、それぞれビット線ＢＬｏ、ＢＬ、上に読出される。

このとき、ビット線ＢＬｏ　はトランスファゲート３３
ｏを介してデータレジスタ２１ｏで駆動されているので
、メモリセルＭＣＯから読出されたデータはキャンセル
される。

方、ビットＨａｔ、、はハイインピーダンス状態である
ので、その電位はメモリセル＞ｉｃ、から読出されたデ
ータに従って変化する。この読出しが十分に行なわれる
だけの期間Δｔ、の後、時間ｔ２でセンスアンプイネー
ブル信号ＳＡＥ、ＳＡＥを、それぞれＨレベル、Ｌレベ
ルにすると、センスアンプ活性化信号線ＳＤＯ，ＳＤ、
はＬレベルに、センスアンプ活性化信号線ＳＤｏ、ＳＤ
、はＨレベルに駆動される。その結果、センスアンプ３
２０はデータレジスタ２１．のデータを、センスアンプ
３２１はメモリセルＭＣ，のデータを増幅し、これらの
データが、それぞれ、メモリセルＭＣｏ　。

ＭＣ，に再書込みされる。

なお、上記実施例では、トランスファゲートが２つの転
送信号のいずれかで制御されるものを示したが、転送信
号の数は３以上であってもよい。

この場合、転送信号の数に応じて、制御回路およびセン
スアンプ活性化信号線対の数を増やせばよい。但し、成
る制御回路から延びるセンスアンプ活性化信号線対は、
他の制御回路から延びるいずれのセンスアンプ活性化信
号線対とも電気的に分断されなければならない。

［発明の効果］ 以上のように、この発明によれば、センスアンプ駆動手
段をビット線対の各グループごとに設け、各センスアン
プ駆動手段は対応するグループのセンスアンプのみを駆
動させるようにし、その他のグループのセンスアンプと
は電気的に切り離すようにしたので、データレジスタか
らメモリセルへの部分的なデータ転送時に、各グループ
のセンスアンプ間で影響し合うことがなくなり、転送が
マスクされたメモリセルに２ｔａされたデータの破壊を
防止することができる。

【図面の簡単な説明】

第１図は、この発明の一実施例による半導体記憶装置の
一部分の構成を示す回路図である。 第２図は、第１図に示された実施例の動作を説明するた
めの波形図である。 第３図は、従来の２ポートメモリ装置の概略構成を示す
ブロック図である。 第４図は、第３図に示す２ポートメモリ装置における転
送部３およびその周辺回路の回路構成を示す図である。 第５図および第６図は、第３図に示す従来装置の動作を
説明するための波形図である。 第７図は、データの部分的な転送が可能な従来の２ポー
トメモリ装置の概略構成を示すブロック図である。 第８図は、第７図に示す従来装置におけるデータ転送部
およびその周辺回路の回路構成を示す図である。 第９図は、第７図および第８図に示す従来装置において
、データレジスタからメモリセルヘデータ転送を行なう
場合の動作を説明するための波形図である。 図において、１はＲＡＭ、２はＳＡＭ、３はデータ転送
部、４ｏおよび４１は制御回路、ＳＤ。 ＳＤはセンスアンプ活性化信号線、１１はメモリセルア
レイ、ＷＬはワード線、ＢＬ、ＢＬはビット線、ＭＣは
メモリセル、１２は行デコーダ、１３はＩ１０スイッチ
、１４は列デコーダ、２１はデータレジスタ、２２はシ
リアルセレクタ、３１はプリチャージ回路、３２はセン
スアンプ、３３はトランスファゲートを示す。

Claims (1)

1. 【特許請求の範囲】 複数本のワード線と、これらワード線と直交して配置さ
   れる複数組のビット線対と、これらワード線とビット線
   対の交点に配置される複数のメモリセルとを含むメモリ
   セルアレイ、 前記各ビット線対をプリチャージするための複数のプリ
   チャージ回路、 前記各ビット線対に現われる電位差を増幅するための複
   数のセンスアンプ、 前記各ビット線対に対して設けられる複数のデータレジ
   スタ、 転送信号に応じて、前記ビット線対と前記データレジス
   タとの間を接続する複数のゲート手段、および 前記センスアンプを駆動するためのセンスアンプ駆動手
   段を備え、 前記複数組のビット線対は複数のグループに分割され、
   前記ゲート手段は各グループ別に選択的に駆動され、 前記センスアンプ駆動手段は、前記ビット線対の各グル
   ープごとに複数個設けられ、各センスアンプ駆動手段は
   それぞれ対応のグループのセンスアンプと共通的に接続
   されるとともに、別のグループのセンスアンプとは切り
   離されている、半導体記憶装置。