JPH0287400A - メモリ装置 - Google Patents
メモリ装置Info
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- JPH0287400A JPH0287400A JP1179181A JP17918189A JPH0287400A JP H0287400 A JPH0287400 A JP H0287400A JP 1179181 A JP1179181 A JP 1179181A JP 17918189 A JP17918189 A JP 17918189A JP H0287400 A JPH0287400 A JP H0287400A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/20—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits using counters or linear-feedback shift registers [LFSR]
-
- G—PHYSICS
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- G11C29/38—Response verification devices
- G11C29/40—Response verification devices using compression techniques
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、スタティックＲＡＭメモリと、これに接続さ
れたアドレスレジスタ、データ入力レジスタ及び制御レ
ジスタとを含み、これらの全てのしジスタが外部からア
クセスし得る情報通信用の相互接続部を有し、前記ＲＡ
Ｍメモリが機能データ出力端子を有しているメモリ装置
に関するものである。特に、斯かるメモリは容易にテス
トし得る必要がある。従来、斯かるテストは所定のデー
タパターンを所定のアドレス位置に書込むことにより実
行される。その後任意の瞬時にこのデータを再び読出す
。テストは読出されたデータパターンと書込んだデータ
パターンとの比較処理から成る。
れたアドレスレジスタ、データ入力レジスタ及び制御レ
ジスタとを含み、これらの全てのしジスタが外部からア
クセスし得る情報通信用の相互接続部を有し、前記ＲＡ
Ｍメモリが機能データ出力端子を有しているメモリ装置
に関するものである。特に、斯かるメモリは容易にテス
トし得る必要がある。従来、斯かるテストは所定のデー
タパターンを所定のアドレス位置に書込むことにより実
行される。その後任意の瞬時にこのデータを再び読出す
。テストは読出されたデータパターンと書込んだデータ
パターンとの比較処理から成る。
十分な数の正しい比較が見出されるとメモリは正しいも
のとみなされる。埋込み型メモリとしての斯かるメモリ
装置のテストは例えばｒｌＥＥＥ １９８４Ｉｎｔｅｒ
ｎａｔ＋ｏｎａｌ Ｔｅ５ｔ Ｃｏｎｆｅｒｅｎｃｅ
Ｐｒｏｃｅｅｄｉｎｇｓ Ｊ第１４８〜１５６頁、論文
４． ３１”ＳｅｌＦ−ｔｅｓｔｉｎｇｏｆｅｍｂｅ＋
ｊ＋ｊｅｄ ＲＡ！、Ｉ’ Ｓ Ｊに開示されている。
のとみなされる。埋込み型メモリとしての斯かるメモリ
装置のテストは例えばｒｌＥＥＥ １９８４Ｉｎｔｅｒ
ｎａｔ＋ｏｎａｌ Ｔｅ５ｔ Ｃｏｎｆｅｒｅｎｃｅ
Ｐｒｏｃｅｅｄｉｎｇｓ Ｊ第１４８〜１５６頁、論文
４． ３１”ＳｅｌＦ−ｔｅｓｔｉｎｇｏｆｅｍｂｅ＋
ｊ＋ｊｅｄ ＲＡ！、Ｉ’ Ｓ Ｊに開示されている。
発明の要約
本発明の主目的は、埋込み用並びに独立用に好適であり
、セルフテストを実現し、テスト設備が自から容易にパ
ラメータ設定でき、テストパターンの数及び従って所要
のテスト時間が制限され、テストの初期化後に他のテス
ト処理を独立に実行することができる上述した種類のメ
モリ装置を提供することにある。
、セルフテストを実現し、テスト設備が自から容易にパ
ラメータ設定でき、テストパターンの数及び従って所要
のテスト時間が制限され、テストの初期化後に他のテス
ト処理を独立に実行することができる上述した種類のメ
モリ装置を提供することにある。
本発明においては、この目的を達成するために、スタテ
ィックＲＡＭメモリと、これに接続されたアドレスレジ
スタ、データ入力レジスタ及び制御レジスタとを含み、
これらの全てのレジスタが外部からアクセスし得る情報
通信用の相互接続部を有し、前記晶）４メモリが機能デ
ータ出力端子を有しているメモリ装置において、前記機
能データ出力端子と並列にデータ出力レジスタをメモリ
に接続し、前記全てのレジスタの各々は逐次活動化し得
るテストスキャンチェーンの一部を構成するようにし、
且つ前記メモリ装置をスキャン状態、作動状態及びセル
フテスト状態に択一的に活動化させる第１制御手段を設
け、前記スキャン状態においては、前記全てのレジスタ
を前記スキャンチェーン内に直列シフトレジスタを形成
するよう結合し、前記作動状態においては前記全てのレ
ジスタをメモリに作動的に結合し、且つ前記セルフテス
ト状態においては前記アドレスレジスタと前記入力レジ
スタと前記制御レジスタを、メモリ装置の任意の情報入
力端子からの任意の情報通信のない状態において、順次
のデータテストパターン及びアドレステストパターンを
形成するよう動作させ、且つ前記データ出力レジスタを
順次のデータ結果パターンを受信するよう動作させると
共にこのレジスタには順次のデータ結果パターンをシグ
ネチュアパターンに変換する変換手段を設け、且つ前記
シストレジスタはプリセット情報を受信する直列入力端
子と前記シグネチュアパターンを出力する直列出力端子
を具えていることを特徴とする。
ィックＲＡＭメモリと、これに接続されたアドレスレジ
スタ、データ入力レジスタ及び制御レジスタとを含み、
これらの全てのレジスタが外部からアクセスし得る情報
通信用の相互接続部を有し、前記晶）４メモリが機能デ
ータ出力端子を有しているメモリ装置において、前記機
能データ出力端子と並列にデータ出力レジスタをメモリ
に接続し、前記全てのレジスタの各々は逐次活動化し得
るテストスキャンチェーンの一部を構成するようにし、
且つ前記メモリ装置をスキャン状態、作動状態及びセル
フテスト状態に択一的に活動化させる第１制御手段を設
け、前記スキャン状態においては、前記全てのレジスタ
を前記スキャンチェーン内に直列シフトレジスタを形成
するよう結合し、前記作動状態においては前記全てのレ
ジスタをメモリに作動的に結合し、且つ前記セルフテス
ト状態においては前記アドレスレジスタと前記入力レジ
スタと前記制御レジスタを、メモリ装置の任意の情報入
力端子からの任意の情報通信のない状態において、順次
のデータテストパターン及びアドレステストパターンを
形成するよう動作させ、且つ前記データ出力レジスタを
順次のデータ結果パターンを受信するよう動作させると
共にこのレジスタには順次のデータ結果パターンをシグ
ネチュアパターンに変換する変換手段を設け、且つ前記
シストレジスタはプリセット情報を受信する直列入力端
子と前記シグネチュアパターンを出力する直列出力端子
を具えていることを特徴とする。
本発明の種々の他の目的は次の通りである。
１、セルフテストマシーンにより実行されるテストアル
ゴリズムは優れた障害検出能力を有する必要がある。
ゴリズムは優れた障害検出能力を有する必要がある。
２、セルフテストマシーンの構造はアドレス及ヒデータ
スクランプリングと無関係である。
スクランプリングと無関係である。
３、セルフテストマシーンはチップ上でデータバックグ
ラウンドを発生し、従ってビノトオリエンテノド５ＲＡ
Ｉ、ｌ及びワードオリエンテンドＳＲへ）、１の双方に
好適である。
ラウンドを発生し、従ってビノトオリエンテノド５ＲＡ
Ｉ、ｌ及びワードオリエンテンドＳＲへ）、１の双方に
好適である。
４ データ保存テストのオプンヨンを有する。
５、埋込み型Ｓ ＲＡ Ｍ及び独立型Ｓ ＲＡ １．ｔ
の双方に好適であり、境界−スキャン環境に完全に適合
する。
の双方に好適であり、境界−スキャン環境に完全に適合
する。
斯かる環境は特にオランダ国特許出願第８５０２４７６
号（米国特許出願第９０２９１０号及び特開昭６２−６
２２５７号公報）に記載されている。セルフテストロジ
ンクのスキャンテストも実行できる。
号（米国特許出願第９０２９１０号及び特開昭６２−６
２２５７号公報）に記載されている。セルフテストロジ
ンクのスキャンテストも実行できる。
６、テストアルゴリズムの規則正しく対称な構造のため
にシリコン経費が小さい（１６にンンクロナスＳＲへ旧
こ対し３％）。
にシリコン経費が小さい（１６にンンクロナスＳＲへ旧
こ対し３％）。
メモリ障害モデル
以下の障害を識別し得る。
メモリセルの論理値がセルへの作用又は池のセルからの
影響により変化し得ない場合、このメモリセルは固着障
害であるという。その読出し値が常に０（１〉の場合、
このセルは０（１）に固着されているという。
影響により変化し得ない場合、このメモリセルは固着障
害であるという。その読出し値が常に０（１〉の場合、
このセルは０（１）に固着されているという。
アクセスすることができないメモリセルはオープン固着
障害でるという。オープン固着障害の原因はセルのパス
トランジスタが常に開であることにある。
障害でるという。オープン固着障害の原因はセルのパス
トランジスタが常に開であることにある。
遷移障害を有するセルは０−１又は１→０の何れか一方
の遷移が不能である。
の遷移が不能である。
セルＪが１つの特定の状態ｙ （ｙＥ （０，１））に
ある場合にのみメモリセルｌが所定の値Ｘ （Ｘε（０
，Ｎ） に固着されたものとして動作する場合、メモリ
セルｌは他のメモリセルＪに結合された状態にあるとい
う。換言すれば、セルＪが１つの特定の状態にある場合
、セル１の状態はこれにより決まり、読出すことができ
るが、書込み動作において変化不能になる。これはセル
Ｊもセル１に結合された状態であることを意味しない。
ある場合にのみメモリセルｌが所定の値Ｘ （Ｘε（０
，Ｎ） に固着されたものとして動作する場合、メモリ
セルｌは他のメモリセルＪに結合された状態にあるとい
う。換言すれば、セルＪが１つの特定の状態にある場合
、セル１の状態はこれにより決まり、読出すことができ
るが、書込み動作において変化不能になる。これはセル
Ｊもセル１に結合された状態であることを意味しない。
セル１の遷移ｘ−＋ｘ （ｘＥ （０，１））がセルＪ
の遷移ｙ→ｙ （ｙＥ （０，ｌ））を生ぜしめる場合
、メモリセル１はセル」に結合された遷移であるという
。これはセルフもセル〕に結合された遷移であることを
意味しない。
の遷移ｙ→ｙ （ｙＥ （０，ｌ））を生ぜしめる場合
、メモリセル１はセル」に結合された遷移であるという
。これはセルフもセル〕に結合された遷移であることを
意味しない。
電気的／電子的障害の上述の機能障害への変換は回路の
実現に依存し、これ以上考察しない。
実現に依存し、これ以上考察しない。
他の特徴及び利点
テストは初期パターンで出発させ、このパターンを同期
式に順次一連のテストパターンに変換し、各パターンか
ら結果パターンを導出し、各結果パターンがシグネチュ
アに寄与するようにするのが有利である。このセルフシ
ーケンス動作は高い組織レベルでの連続制御を不要にす
る。予備シグネチュアはその都度ラッチ形機構に保持し
、これは有利な同期式構成を表わす。一連のテストパタ
ーンは最初のパターンが最大数の（１−０） 遷移を有
し、即ち０−１−０−１・・・・・・又はｌ−０−１０
・・・・・・のパターンであり、斯かる後にこのパター
ンをその半分のビットの各々を次のパターンの２ビン）
に転記又は投影して再生し、次のパターンが前より少な
い１−０遷移を有するようにする。
式に順次一連のテストパターンに変換し、各パターンか
ら結果パターンを導出し、各結果パターンがシグネチュ
アに寄与するようにするのが有利である。このセルフシ
ーケンス動作は高い組織レベルでの連続制御を不要にす
る。予備シグネチュアはその都度ラッチ形機構に保持し
、これは有利な同期式構成を表わす。一連のテストパタ
ーンは最初のパターンが最大数の（１−０） 遷移を有
し、即ち０−１−０−１・・・・・・又はｌ−０−１０
・・・・・・のパターンであり、斯かる後にこのパター
ンをその半分のビットの各々を次のパターンの２ビン）
に転記又は投影して再生し、次のパターンが前より少な
い１−０遷移を有するようにする。
この再生を−（・清なピント渣を有するピントパターン
になるまでくり返す。ｎビットに対しては２１ｏｇｎ＋
１個のパターンが必要であり、これは少数である点で有
利である。また、テスト制御設備及びメモリ自体を直接
スキャンテストし得るようにするのが有利である。不良
制御の確率は低いが（比較的小画情のため）、これらの
設備は特定の制御手段の高速テスト及び所定のメモリ装
置部分の高速テストができるようにする。メモリにはそ
のアドレスカウンタに加えて保存テストのための持ち時
間をカウントダウンする持ちカウンタを含めるのが有利
である。スタティックＲＡ！、Ｉは合理的なデータ保存
時間を有する必要がある。この制御は有限状態マシーン
により実行するのが有利である。これをＲＯ；Ｉ 、プ
ログラマブルロジックアレー、ワイルトロジンク又はそ
の池の手段により実現すれば、予想し得ないほど少数の
ロジック制御項目で実現し得る。ｎ個のアドレスに対し
、メモリを９Ｎ又は１３Ｎアドレスのテストシーケンス
方法に従って試験することができる。これは各位置に対
する極めて少数のアクセスを表し、アクセス数は位置の
数に比例するだけである。
になるまでくり返す。ｎビットに対しては２１ｏｇｎ＋
１個のパターンが必要であり、これは少数である点で有
利である。また、テスト制御設備及びメモリ自体を直接
スキャンテストし得るようにするのが有利である。不良
制御の確率は低いが（比較的小画情のため）、これらの
設備は特定の制御手段の高速テスト及び所定のメモリ装
置部分の高速テストができるようにする。メモリにはそ
のアドレスカウンタに加えて保存テストのための持ち時
間をカウントダウンする持ちカウンタを含めるのが有利
である。スタティックＲＡ！、Ｉは合理的なデータ保存
時間を有する必要がある。この制御は有限状態マシーン
により実行するのが有利である。これをＲＯ；Ｉ 、プ
ログラマブルロジックアレー、ワイルトロジンク又はそ
の池の手段により実現すれば、予想し得ないほど少数の
ロジック制御項目で実現し得る。ｎ個のアドレスに対し
、メモリを９Ｎ又は１３Ｎアドレスのテストシーケンス
方法に従って試験することができる。これは各位置に対
する極めて少数のアクセスを表し、アクセス数は位置の
数に比例するだけである。
本発明は上述の試験可能メモリ装置を含む集積回路にも
関するものであり、このメモリ装置は前記作動状態にお
いてこの集積回路上の少なくども１つの追加のデータ処
理サブンステムに作動的に接続される。この新しい埋込
み型ＲＡ ＋、Ｉメモリの試験性は全回路の信頼度を向
上する。
関するものであり、このメモリ装置は前記作動状態にお
いてこの集積回路上の少なくども１つの追加のデータ処
理サブンステムに作動的に接続される。この新しい埋込
み型ＲＡ ＋、Ｉメモリの試験性は全回路の信頼度を向
上する。
好適実施例の編成
第１図はデータ保存テストを含む１３Ｎテストアルゴリ
ズムを示す。Ｎはアドレス０．・・・・・・Ｎ−１の数
であり、第１列に示す。第２列は初期化を示し、順次の
各アドレスにデータ０を書込む。アドレスシーケンスは
その都度アドレスを＋１づつインクリメントさせること
により実行される。同様に第３及び第４列は増大するア
ドレスを有する。他方、第５及び第６列は−１づつイン
クリメントして減少するアドレスを有する。
ズムを示す。Ｎはアドレス０．・・・・・・Ｎ−１の数
であり、第１列に示す。第２列は初期化を示し、順次の
各アドレスにデータ０を書込む。アドレスシーケンスは
その都度アドレスを＋１づつインクリメントさせること
により実行される。同様に第３及び第４列は増大するア
ドレスを有する。他方、第５及び第６列は−１づつイン
クリメントして減少するアドレスを有する。
このテストは固着障害、オープン固着障害、遷移障害、
結合障害及びデータ保存障害を含む現実的な障害モデル
に基づくものである。第１図において、ＲＡ ）Ａ書込
み命令は１９「で、読出し命令はＲｄで示しである。デ
ータのオリエンテーションはかっこ内に示しである。命
令が実行されるＲＡＩ、ｌアドレスはこの図の第１列に
示しである。データ保存テストに対する所要の持ち時間
は設計により決まる。
結合障害及びデータ保存障害を含む現実的な障害モデル
に基づくものである。第１図において、ＲＡ ）Ａ書込
み命令は１９「で、読出し命令はＲｄで示しである。デ
ータのオリエンテーションはかっこ内に示しである。命
令が実行されるＲＡＩ、ｌアドレスはこの図の第１列に
示しである。データ保存テストに対する所要の持ち時間
は設計により決まる。
本発明の設計では例えば５Ｑｍｓｅｃを用いる。ビット
オリエンテッドＳＲＡＭはこのテストアルゴリズムで完
全に試験される。しかし、ワードオリエンテッドＳＲＡ
Ｍのテストでは各アドレス位置を完全な１ワードに対し
書込み、読出す必要がある。同一のアドレスのセル間の
結合障害を検出するためにはメモリテスト中にデータバ
ックグラウンドと称される数個のデータワードが必要と
される。
オリエンテッドＳＲＡＭはこのテストアルゴリズムで完
全に試験される。しかし、ワードオリエンテッドＳＲＡ
Ｍのテストでは各アドレス位置を完全な１ワードに対し
書込み、読出す必要がある。同一のアドレスのセル間の
結合障害を検出するためにはメモリテスト中にデータバ
ックグラウンドと称される数個のデータワードが必要と
される。
第２図は１６ビット幅のＲＡＭ に対するデータバック
グラウンドを示す。第１データバックグラウンドでは順
次のビット位置の各対ごとにＯ−１遷移が存在する。次
の４つのデータバックグラウンドへの変換は次のように
して行うことができる。即ち、ピント位置０・・・・・
・１・・・・・・ｎ−１に対し第１データバツクグラウ
ンドのビットｌを次のデータバックグラウンドのビット
位置２１及び（２ｉ＋１） に転記又は投影する。４
回の順次の変換後に１６ビットの全てが零のデータバッ
クグラウンドになる。この図の下半部は上半部の対応す
るデータバックグラウンドに対し各ビットが反転された
データバックグラウンドを示す。一般に、上述の変換は
種々の方法で実現することができ、半分のビットの各ビ
ットを２つのビット位置に転記することにより実現する
ことができる。所定の構成では、転記を反転と一緒に行
うこともできる。図示の設計は最も実現が容易である。
グラウンドを示す。第１データバックグラウンドでは順
次のビット位置の各対ごとにＯ−１遷移が存在する。次
の４つのデータバックグラウンドへの変換は次のように
して行うことができる。即ち、ピント位置０・・・・・
・１・・・・・・ｎ−１に対し第１データバツクグラウ
ンドのビットｌを次のデータバックグラウンドのビット
位置２１及び（２ｉ＋１） に転記又は投影する。４
回の順次の変換後に１６ビットの全てが零のデータバッ
クグラウンドになる。この図の下半部は上半部の対応す
るデータバックグラウンドに対し各ビットが反転された
データバックグラウンドを示す。一般に、上述の変換は
種々の方法で実現することができ、半分のビットの各ビ
ットを２つのビット位置に転記することにより実現する
ことができる。所定の構成では、転記を反転と一緒に行
うこともできる。図示の設計は最も実現が容易である。
ワードオリエンテッドＳＲＡＭに対する完全なセルフテ
ストは次の通りである。最初に１３Ｎテストアルゴリズ
ムを第１データハツクグラウンドで実行し、次いで第２
データバックグラウンドで実行し、以下同様に実行する
。最後に１３Ｎテストアルゴリズムとデータ保存テスト
の双方を最後のデークツ・ツタグラウンドで実行する。
ストは次の通りである。最初に１３Ｎテストアルゴリズ
ムを第１データハツクグラウンドで実行し、次いで第２
データバックグラウンドで実行し、以下同様に実行する
。最後に１３Ｎテストアルゴリズムとデータ保存テスト
の双方を最後のデークツ・ツタグラウンドで実行する。
データ保存テストは第７及び第９列の双方において２つ
の持ちインターバルを含む。これろのインターバル中メ
モリは不作動にされ、従ってデータ内容は不変のままで
なければならない。この方法は書込み後直接読出し機能
を用いないでもっと速（することができる。これはこの
方法を９Ｎ方法に低減する。第２図の第２半部は後に示
すように反転により実現される。反転は変換前に実行さ
れる。保存テストは２つのデータバックグラウンド、全
Ｏ及び全１パターンに対してのみ行われる。
の持ちインターバルを含む。これろのインターバル中メ
モリは不作動にされ、従ってデータ内容は不変のままで
なければならない。この方法は書込み後直接読出し機能
を用いないでもっと速（することができる。これはこの
方法を９Ｎ方法に低減する。第２図の第２半部は後に示
すように反転により実現される。反転は変換前に実行さ
れる。保存テストは２つのデータバックグラウンド、全
Ｏ及び全１パターンに対してのみ行われる。
好適実施例の構成
第３図は本発明メモリ装置の全体的なアーキテクチャを
示す。メモリマトリクスはメモリセルの行列アレーを含
み、各メモリセルは慣例の回路を含むものとし得る。ア
ドレスレジスタ２４に接続されたアドレス入力端子２２
を有し、このアドレスレジスタ２４は外部アドレスバス
２６を経て図示してないソースからアドレス八〇ＯＲを
受信することができる。データ入力レジスタ３０に接続
されたデータ入力端子２８を有し、このデータ入力レジ
スタ３０は外部データバス３２を経て図示してないデー
タソースからデータＤＡＴＡを受信することができる。
示す。メモリマトリクスはメモリセルの行列アレーを含
み、各メモリセルは慣例の回路を含むものとし得る。ア
ドレスレジスタ２４に接続されたアドレス入力端子２２
を有し、このアドレスレジスタ２４は外部アドレスバス
２６を経て図示してないソースからアドレス八〇ＯＲを
受信することができる。データ入力レジスタ３０に接続
されたデータ入力端子２８を有し、このデータ入力レジ
スタ３０は外部データバス３２を経て図示してないデー
タソースからデータＤＡＴＡを受信することができる。
データ出力レジスタ３６と並列の外部データ出力端子３
４を有している。外部パス４０を経て外部制御信号Ｃ０
ＮＴＲ（読出し、書込み、チップ選択等）を受信し、ラ
イン４１にメモリマトリクスに対する制ｊ卸（苦吟を送
出する制御レジスタ３８を具えている。レジスタセル６
８を含むセルフテストコントローラ（ＳＴＣ）４２を具
え、このコントローラは制御信号ライン４４．４６５０
、５４を経て種々のサブシステムとコミュニケートする
。図示の５ＲＡＩ、ｌｉまマイクロプロセンサ、モデム
又はＳ ＲＡ ）、＋が埋込みメモリとして作用する特
定用途装置のような複雑な集積回路の内部部分を表わす
ものとし得る。斯かる装置は演算論理装置（ＡＬＵ）マ
ルチプライヤ、バレルシフタ、ワイルドロジック、プロ
グラマブルロジンクアレー、レジスタ、入出力回路、Ａ
／Ｄ−Ｄ／Ａコンバータ、ハス組織等を具えることがで
きる。これらの素子がメモリにアドレス、データ及び制
御信号を供給し、メモリからのデータを受信する。或い
は又、これらの機能の１つだけを選択して他のデータ／
アドレス及び制御接続はチップの関連するポンディング
パッドに直接接続することもできる。これらのサブシス
テムに関する限り、これらサブシステム自体は慣例のも
のであるからこれ以上の説明は不要と思われる。図示の
メモリは独立型とすることができ、外部接続を関連する
ポンディングパッドに直接接続する。
４を有している。外部パス４０を経て外部制御信号Ｃ０
ＮＴＲ（読出し、書込み、チップ選択等）を受信し、ラ
イン４１にメモリマトリクスに対する制ｊ卸（苦吟を送
出する制御レジスタ３８を具えている。レジスタセル６
８を含むセルフテストコントローラ（ＳＴＣ）４２を具
え、このコントローラは制御信号ライン４４．４６５０
、５４を経て種々のサブシステムとコミュニケートする
。図示の５ＲＡＩ、ｌｉまマイクロプロセンサ、モデム
又はＳ ＲＡ ）、＋が埋込みメモリとして作用する特
定用途装置のような複雑な集積回路の内部部分を表わす
ものとし得る。斯かる装置は演算論理装置（ＡＬＵ）マ
ルチプライヤ、バレルシフタ、ワイルドロジック、プロ
グラマブルロジンクアレー、レジスタ、入出力回路、Ａ
／Ｄ−Ｄ／Ａコンバータ、ハス組織等を具えることがで
きる。これらの素子がメモリにアドレス、データ及び制
御信号を供給し、メモリからのデータを受信する。或い
は又、これらの機能の１つだけを選択して他のデータ／
アドレス及び制御接続はチップの関連するポンディング
パッドに直接接続することもできる。これらのサブシス
テムに関する限り、これらサブシステム自体は慣例のも
のであるからこれ以上の説明は不要と思われる。図示の
メモリは独立型とすることができ、外部接続を関連する
ポンディングパッドに直接接続する。
テストのために次の素子を設ける。既知の原理に従って
、ハツチングを付した素子を含むシリアルスキャンチェ
ーンを形成する。相互接続スキャンラインは入力端子６
２、相互接続線５２．４８．３１３９及び直列出力端子
６４を有する。このように相互接続された全てのレジス
タを後に説明するようにライン５８上の制御和信号ＣＩ
、 Ｃ２の制御の下で直列シフトレジスタとして制御す
ることができる。入力端子６２と出力端子６４を図示し
てないホストマシーンに接続することができる。ホスト
マシーンは更にライン５８を適正な制御信号で駆動する
ことができる。データ入力レジスタ３０にはデータパタ
ーンを変更するデータ発生機構７０を設ける。このデー
タ発生機構は制御サブンステム４２と制御信号を交換す
る。アドレスレジスタ２４はカウンタを構成する追加の
素子７２を具えている。同様にレジスタ６６はデータ保
存テストを実行するための持ちカウンタを構成する素子
７７を具えている。素子７２．７７はライン５０を経て
制御サブシステム４２と制御信号を交換する。データ出
力レジスフ３６は一連の順次のデータ結果パターンから
シグネチュアパターンを発生する素子７６を具えている
。シグネチュアパターンはライン６４を経て送出するこ
とかできる。この素子はライン５４を経て制御信号を受
信する。最後に、制御サブンステム４２はテストに関連
する種々のモードを制御する制御信号をライン４４に送
出することができる。
、ハツチングを付した素子を含むシリアルスキャンチェ
ーンを形成する。相互接続スキャンラインは入力端子６
２、相互接続線５２．４８．３１３９及び直列出力端子
６４を有する。このように相互接続された全てのレジス
タを後に説明するようにライン５８上の制御和信号ＣＩ
、 Ｃ２の制御の下で直列シフトレジスタとして制御す
ることができる。入力端子６２と出力端子６４を図示し
てないホストマシーンに接続することができる。ホスト
マシーンは更にライン５８を適正な制御信号で駆動する
ことができる。データ入力レジスタ３０にはデータパタ
ーンを変更するデータ発生機構７０を設ける。このデー
タ発生機構は制御サブンステム４２と制御信号を交換す
る。アドレスレジスタ２４はカウンタを構成する追加の
素子７２を具えている。同様にレジスタ６６はデータ保
存テストを実行するための持ちカウンタを構成する素子
７７を具えている。素子７２．７７はライン５０を経て
制御サブシステム４２と制御信号を交換する。データ出
力レジスフ３６は一連の順次のデータ結果パターンから
シグネチュアパターンを発生する素子７６を具えている
。シグネチュアパターンはライン６４を経て送出するこ
とかできる。この素子はライン５４を経て制御信号を受
信する。最後に、制御サブンステム４２はテストに関連
する種々のモードを制御する制御信号をライン４４に送
出することができる。
第４図は第３図に用いる変更レジスタセルを示す。この
レジスタセルは記憶部９２と入力マルチプレクサ９０と
を含み、入力マルチプレクサ９０は２つの制御信号Ｃ１
，Ｃ２を受信する。これらの制御信号の機能は表に示し
てあり、Ｃ１＝Ｃ２＝０に対してはノーマル入力Ｎが活
動化される。Ｃ１＝０、叫−１の場合にはセルフテスト
入力Ｔが活動化される。
レジスタセルは記憶部９２と入力マルチプレクサ９０と
を含み、入力マルチプレクサ９０は２つの制御信号Ｃ１
，Ｃ２を受信する。これらの制御信号の機能は表に示し
てあり、Ｃ１＝Ｃ２＝０に対してはノーマル入力Ｎが活
動化される。Ｃ１＝０、叫−１の場合にはセルフテスト
入力Ｔが活動化される。
Ｃ１−１及びＣ２がどちらでもよい場合にはスキャン入
力Ｓが活動化される。記憶部９２はクロックＣＬＫで駆
動される。記イ意部からの出力信号はノーマル出力用、
走査出力用及び必要に応じセルフテスト出力用に用いる
ことができる。゛ノーマル″とはとは標準メモリ動作を
意味する。パ走査″とはこのレジスタセルがシフトレジ
スタの一部を構成することを意味する。“テスト″につ
いては後に述べる。゛′テスト′設備が必要ない場合に
は関連する接続を存在させる必要はない。
力Ｓが活動化される。記憶部９２はクロックＣＬＫで駆
動される。記イ意部からの出力信号はノーマル出力用、
走査出力用及び必要に応じセルフテスト出力用に用いる
ことができる。゛ノーマル″とはとは標準メモリ動作を
意味する。パ走査″とはこのレジスタセルがシフトレジ
スタの一部を構成することを意味する。“テスト″につ
いては後に述べる。゛′テスト′設備が必要ない場合に
は関連する接続を存在させる必要はない。
第５図は独立型メモリ用のレジスタセルの他の変形例を
示す。この場合には２個のマルチプレクサ９４．９６を
設ける。第１のマルチプレクサは第４図のマルチプレク
サ９０の縮小版であり、第２のマルチプレクサは“ノー
マル°”状態と゛非ノーマル″状態との弁別にのみ用い
られる。ノーマル状態においては記憶が行われない。″
テスト出力″及び゛スキャン出力″信号は記憶セルの出
力端子に得ちれる。
示す。この場合には２個のマルチプレクサ９４．９６を
設ける。第１のマルチプレクサは第４図のマルチプレク
サ９０の縮小版であり、第２のマルチプレクサは“ノー
マル°”状態と゛非ノーマル″状態との弁別にのみ用い
られる。ノーマル状態においては記憶が行われない。″
テスト出力″及び゛スキャン出力″信号は記憶セルの出
力端子に得ちれる。
実行プロセスの説明
この点に関しては第７図にコントローラのモードのシー
ケンスを示しである。最初に、Ｃ１＝Ｃ２ＯにおいてＲ
Ａ！、ｌがノーマルモードで動作される。
ケンスを示しである。最初に、Ｃ１＝Ｃ２ＯにおいてＲ
Ａ！、ｌがノーマルモードで動作される。
次にＣｌ＝Ｃ２＝１ において全てのレジスタが初期化
される。次いでＣ２がＯになった後にセルフテストが実
行され、このテストはその完了時に独自に停止する。斯
かる後にＣ２が再び１になり、シグネチュアパターンを
含むテスト結果を直列に出力することができる。最後に
、面制御信号がともにＯになり、回路は再びノーマルモ
ード動作に開放される。
される。次いでＣ２がＯになった後にセルフテストが実
行され、このテストはその完了時に独自に停止する。斯
かる後にＣ２が再び１になり、シグネチュアパターンを
含むテスト結果を直列に出力することができる。最後に
、面制御信号がともにＯになり、回路は再びノーマルモ
ード動作に開放される。
第６図は第１図の１３Ｎテストを実行するセルフテスト
コントローラの状態図を示す。このテスト方法の規則的
構成の結果低複雑度の状態図が生じ、セルフテストコン
トローラの複雑度が低下する。
コントローラの状態図を示す。このテスト方法の規則的
構成の結果低複雑度の状態図が生じ、セルフテストコン
トローラの複雑度が低下する。
各状態を丸で示す。第１の状態ＳＯは第１図の第２列を
実行し、従って連続的にループし、その都度次のアドレ
ス（列６）を発生する。この状態ではデータパックグラ
ウンドは不変であり（列９）、アドレス順序は反転され
ず（列８）、データは反転されず（列７）、最後のアド
レスにまだ到達していない（列６）。最後のアドレスに
到達すると、システムは次の状９Ｓ１に出る（行２）。
実行し、従って連続的にループし、その都度次のアドレ
ス（列６）を発生する。この状態ではデータパックグラ
ウンドは不変であり（列９）、アドレス順序は反転され
ず（列８）、データは反転されず（列７）、最後のアド
レスにまだ到達していない（列６）。最後のアドレスに
到達すると、システムは次の状９Ｓ１に出る（行２）。
このときデータは反転され（列７）、アドレスはインク
リメントされて再び第１アドレスになる。次に、現在の
アドレスが読出され（状態Ｓ１）、データが書込まれ（
状態Ｓ２）、再び読出される（状態３）。
リメントされて再び第１アドレスになる。次に、現在の
アドレスが読出され（状態Ｓ１）、データが書込まれ（
状態Ｓ２）、再び読出される（状態３）。
ここで、システムは次のアドレスに対し状態Ｓ１に戻り
、上記のサイクル（Ｓｔ、 Ｓ２． Ｓ３）をくり返す
。
、上記のサイクル（Ｓｔ、 Ｓ２． Ｓ３）をくり返す
。
最後のアドレスに到達すると（行４２列５）、データが
反転され（列４）、アドレスがインクリメントされ（列
６）、且つアドレスの全範囲が再び循環される。この処
理は第１図の第４列の実行に対応する。全てのアドレス
の処理後に行５に到達する。ここではデータが反転され
（列７）、アドレス順序が反転され（列８）、アドレス
順序は″ノーマル″（列３）であり、即ち他の変化は実
行されず、データのこれ以上の反転は実行されない（列
４）。最後のアドレスに到達するとシステムは行６に進
む。ここではアドレス順序が反転され（列８）、次のデ
ータバックグラウンドが書込まれ（列９）、アドレス順
序が下向になるく列３）。
反転され（列４）、アドレスがインクリメントされ（列
６）、且つアドレスの全範囲が再び循環される。この処
理は第１図の第４列の実行に対応する。全てのアドレス
の処理後に行５に到達する。ここではデータが反転され
（列７）、アドレス順序が反転され（列８）、アドレス
順序は″ノーマル″（列３）であり、即ち他の変化は実
行されず、データのこれ以上の反転は実行されない（列
４）。最後のアドレスに到達するとシステムは行６に進
む。ここではアドレス順序が反転され（列８）、次のデ
ータバックグラウンドが書込まれ（列９）、アドレス順
序が下向になるく列３）。
最後のデータバックグラウンドに到達しない限り、状ｇ
３３から状態ＳＯへ戻り、新しいデータバックグラウン
ドを全てのメモリアドレスに順次に書込む。
３３から状態ＳＯへ戻り、新しいデータバックグラウン
ドを全てのメモリアドレスに順次に書込む。
次に、再び状態Ｓｔ、 Ｓ２． Ｓ３の反復サイクルが
実行される。しかし、最後のデータバックグラウンドに
到達すると、システムは状態Ｓ４に出る（列３）。
実行される。しかし、最後のデータバックグラウンドに
到達すると、システムは状態Ｓ４に出る（列３）。
ここで、アドレスカウンタが駆動されるが（列６）、メ
モリ自体は不作動に維持される。持ち時間力＜ ａｔ、
−了すると（行９１列１）、システムは状Ｂ３５に進み
、ここで第１アドレスが読出される。次に状態６におい
て、新しいデータが書込まれ、この２つの状態が各アド
レスにつき１回くり返される。最後のアドレスに到達す
ると（行１１）、／ステムは状態Ｓ７に進み、ここで再
びデータ保存テストのための持ち時間が実行される。斯
かる後に状態ｓ８において全てのメモリ位置が読出され
、最後のアドレスに到達するとシステムは状ｇＳ９に進
み、ここでメモリが不作動にされ、テストが終了する。
モリ自体は不作動に維持される。持ち時間力＜ ａｔ、
−了すると（行９１列１）、システムは状Ｂ３５に進み
、ここで第１アドレスが読出される。次に状態６におい
て、新しいデータが書込まれ、この２つの状態が各アド
レスにつき１回くり返される。最後のアドレスに到達す
ると（行１１）、／ステムは状態Ｓ７に進み、ここで再
びデータ保存テストのための持ち時間が実行される。斯
かる後に状態ｓ８において全てのメモリ位置が読出され
、最後のアドレスに到達するとシステムは状ｇＳ９に進
み、ここでメモリが不作動にされ、テストが終了する。
後はシグネチュアパターンを含むテスト評価情報を出力
するだけであり、これはここには示してない。
するだけであり、これはここには示してない。
種々のテストサブシステムの好適実施例第８図はセルフ
テストコントローラ（第３図のブロック４２）の一実施
例を示す。プログラミングは十分な記憶容量ををするプ
ログラマブルロジックアレーＰＬＡ１００に実現する。
テストコントローラ（第３図のブロック４２）の一実施
例を示す。プログラミングは十分な記憶容量ををするプ
ログラマブルロジックアレーＰＬＡ１００に実現する。
これには９個の入力と９個の出力がある。入力は次の通
りである。状態入力１０２は第６図に示す１０個の状Ｂ
（Ｓｏ、・・・・・・・・・Ｓ９）を決定することがで
きる。入力１０４はアドレスインクリメント方向を信号
する（ＡＤＩ）ＲＤＩＲ）。入力１０８はデータが反転
された状態かノーマル状態かを信号する（第６図の列４
）。入力１１０は最終データパックグラウンド（ＬＡＳ
Ｔ ［１８ＧＲ）の到達を信号する。この信号は後述す
るデータ発生器により発生され、ブロックは定常状態線
形化を示す。入力１１２は全メモリアドレスのサイクル
の最終アドレス（ＬＡＳＴ ＡＤＤＲ）の到達を信号す
る。入力１１４は保存テスト持ち時間の終了（ＥＮＤ
ＯＦ ＩＩＩＡＩＴ）を信号する。信号１１２． １１
４は後述するアドレス／持ち時間カウンタにより発生さ
れ、ブロックは定常状態線形化を示す。
りである。状態入力１０２は第６図に示す１０個の状Ｂ
（Ｓｏ、・・・・・・・・・Ｓ９）を決定することがで
きる。入力１０４はアドレスインクリメント方向を信号
する（ＡＤＩ）ＲＤＩＲ）。入力１０８はデータが反転
された状態かノーマル状態かを信号する（第６図の列４
）。入力１１０は最終データパックグラウンド（ＬＡＳ
Ｔ ［１８ＧＲ）の到達を信号する。この信号は後述す
るデータ発生器により発生され、ブロックは定常状態線
形化を示す。入力１１２は全メモリアドレスのサイクル
の最終アドレス（ＬＡＳＴ ＡＤＤＲ）の到達を信号す
る。入力１１４は保存テスト持ち時間の終了（ＥＮＤ
ＯＦ ＩＩＩＡＩＴ）を信号する。信号１１２． １１
４は後述するアドレス／持ち時間カウンタにより発生さ
れ、ブロックは定常状態線形化を示す。
ＰＬＡの出力は次の通りである。出力１１６はシステム
が進むべき次の状態を信号し、これらの出力は保持レジ
スタセルを経て入力１０２に帰還される。
が進むべき次の状態を信号し、これらの出力は保持レジ
スタセルを経て入力１０２に帰還される。
出力１１８はシグネチュアパターンを発生する後述する
ＬＰＳＲ（リニアフィードバックシフトレジスタ）を駆
動する（ＬＦＳＩ’ｌ ＥＮ）。出力１２２はデータを
反転すべきことをイ苦吟する（ＩＮＶ ＤＡＴＡ）。出
力１２４はアドレスインクリメント方向を反転すべきこ
とを信号する（ＩＮＶ ＡＤＤＩ？ ０１１１）。出力
１２６は次のデータバックグラウンドを駆動すべきこと
を信号する（ＮＥＸＴＤＢＧＲ）。これらの出力は次の
ように処理される。
ＬＰＳＲ（リニアフィードバックシフトレジスタ）を駆
動する（ＬＦＳＩ’ｌ ＥＮ）。出力１２２はデータを
反転すべきことをイ苦吟する（ＩＮＶ ＤＡＴＡ）。出
力１２４はアドレスインクリメント方向を反転すべきこ
とを信号する（ＩＮＶ ＡＤＤＩ？ ０１１１）。出力
１２６は次のデータバックグラウンドを駆動すべきこと
を信号する（ＮＥＸＴＤＢＧＲ）。これらの出力は次の
ように処理される。
出力１２２． １２ｆｌｉはブロック１２８で示すデー
タ発生器に接続する。出力１２０はブロック１３０で示
すアドレスカウンタに接続する。状態出力０ＵＴ４と０
ＵＴ３をプロＺり１３４で示すＲＡＭメモリに接続して
エネーブル／ディスエーブルモード及び書込み／読出し
モードを制御する。周孔入力（１０２，１０４，１０８
） はフリップフロップ１３２により発生され、これ
らフリップフロップはブロック１３６内に詳細に示す構
成を有し、レジスフセル１３８はクロックＣＬＫにより
制御されるデータフリップフロップであり、その前段に
前述した制御信号Ｃ１により制御される２：１マルチプ
レクサを具えている。このフリップフロップはセルフテ
スト入力及びシリアルスキャン入力用の２つの入力端子
を有している。素子１４２はＰＬＡの出力１１８が供給
される他の同様のセルである。セル１４２． １３２は
直列シフトレジスタに接続し、入力端子１４４から入力
し出力端子１４６から出力するようにしてスキャンテス
トを実行することもできる。これら素子は第３図のコン
トローラ４２のハンチングした部分６８を実現する。素
子１４２の出力は後述するシダネチュア形成装置に接続
する。
タ発生器に接続する。出力１２０はブロック１３０で示
すアドレスカウンタに接続する。状態出力０ＵＴ４と０
ＵＴ３をプロＺり１３４で示すＲＡＭメモリに接続して
エネーブル／ディスエーブルモード及び書込み／読出し
モードを制御する。周孔入力（１０２，１０４，１０８
） はフリップフロップ１３２により発生され、これ
らフリップフロップはブロック１３６内に詳細に示す構
成を有し、レジスフセル１３８はクロックＣＬＫにより
制御されるデータフリップフロップであり、その前段に
前述した制御信号Ｃ１により制御される２：１マルチプ
レクサを具えている。このフリップフロップはセルフテ
スト入力及びシリアルスキャン入力用の２つの入力端子
を有している。素子１４２はＰＬＡの出力１１８が供給
される他の同様のセルである。セル１４２． １３２は
直列シフトレジスタに接続し、入力端子１４４から入力
し出力端子１４６から出力するようにしてスキャンテス
トを実行することもできる。これら素子は第３図のコン
トローラ４２のハンチングした部分６８を実現する。素
子１４２の出力は後述するシダネチュア形成装置に接続
する。
出力１２２．１２４は排他０’Ｒゲートを経てそれぞれ
関連するレジスタフリンプフロノプに供給する。ＰＬＡ
ｌｏｏへの入力１０４． １０２はアドレスカウンタ１
３０ に接続してアドレスインクリメント方向を反転さ
せると共に保存持ち時間を活動化する。
関連するレジスタフリンプフロノプに供給する。ＰＬＡ
ｌｏｏへの入力１０４． １０２はアドレスカウンタ１
３０ に接続してアドレスインクリメント方向を反転さ
せると共に保存持ち時間を活動化する。
ＰＬＡは同一の機能を有する組合せロジック（例えば標
準セル又はゲートマ） ＩＪクス）と置換することがで
きる。ＰＬＡはテストアルゴリズムについての全ての情
報を含んでいる。従って、他のテストアルゴリズムを用
いる場合にはＰＬＡを再設計するだけでよい。
準セル又はゲートマ） ＩＪクス）と置換することがで
きる。ＰＬＡはテストアルゴリズムについての全ての情
報を含んでいる。従って、他のテストアルゴリズムを用
いる場合にはＰＬＡを再設計するだけでよい。
第９図はパラメータ設定し得るデータ発生器の一実施例
を示す。８ビットのデータパターンに対しては、このデ
ータ発生器は各々３入力マルチプレクサ（２００，・・
・・・・２１４）と、第４図に従った変更レジスタセル
（２１６，・・・・・・２３０）とを含む８個の段から
成る。これらのレジスタセルはそれらのＳ入力端子を介
してシリアルスキャンチェーンの一部を構成し得る。各
入力マルチプレクサはその出力をその出力端子に接続さ
れたレジスタセルに供給する。
を示す。８ビットのデータパターンに対しては、このデ
ータ発生器は各々３入力マルチプレクサ（２００，・・
・・・・２１４）と、第４図に従った変更レジスタセル
（２１６，・・・・・・２３０）とを含む８個の段から
成る。これらのレジスタセルはそれらのＳ入力端子を介
してシリアルスキャンチェーンの一部を構成し得る。各
入力マルチプレクサはその出力をその出力端子に接続さ
れたレジスタセルに供給する。
次いで各レジスタセルがその出力をその入力マルチプレ
クサに供給する。信号［ＮＶ ＤＡＴＡ＝ １の制御及
び図示してない同期制御の下において反転入力器（丸で
示しである）によりデータが反転される。
クサに供給する。信号［ＮＶ ＤＡＴＡ＝ １の制御及
び図示してない同期制御の下において反転入力器（丸で
示しである）によりデータが反転される。
このことは全ての記１．＠データビットが同時に反転さ
れることを意味する。関連する制御ビットは第８図の回
路により発生される。反転されたデータビットが記憶さ
れる。
れることを意味する。関連する制御ビットは第８図の回
路により発生される。反転されたデータビットが記憶さ
れる。
制御信号ＮＥＸＴ ＤＢＧＲ＝ １の制御の下で、次の
データパターンがレジスタセルに記憶され、即ちレジス
タセル］の出力がレジスタセル２Ｊ及び２Ｊ＋１に属す
る入力マルチプレクサの入力に供給される。
データパターンがレジスタセルに記憶され、即ちレジス
タセル］の出力がレジスタセル２Ｊ及び２Ｊ＋１に属す
る入力マルチプレクサの入力に供給される。
これがため、２１６がら２００．２０２へ；２１８から
２０４゜２０６へ：２２０から２０８．２１０へ；２２
２から２１２，２１４へと供給される。パラメータ設定
は次のように容易に実行される。２倍長く１６ビント）
にするにはセル２２４〜２３０の出力を次の８段のマル
チプレクサの入力端子に供給すればよい。このことは、
パターンの１ビット長の増加につき１つの追加の相互接
続が必要になることを意味する。
２０４゜２０６へ：２２０から２０８．２１０へ；２２
２から２１２，２１４へと供給される。パラメータ設定
は次のように容易に実行される。２倍長く１６ビント）
にするにはセル２２４〜２３０の出力を次の８段のマル
チプレクサの入力端子に供給すればよい。このことは、
パターンの１ビット長の増加につき１つの追加の相互接
続が必要になることを意味する。
制御信号［ＮＶ ＤＡＴＡ＝ ０及びＮＥＸＴ ＤＢＧ
Ｒ＝ ０ （７）制御の下では各レジスタセル内に存在
するビットが関連するマルチプレクサの入力端子にレト
ロ結合され、そのレジスタセルに再記憶される。このよ
うにこの構成は完全に同期して動作する。レジスタセル
の詳細は図の上部に示しである。全てのレジスタセルの
出力をメモリのデータビット入力端子に供給することが
できる。更に、全てのレジスタセルをそれらのＳ入力端
子を用いてシリアルスキャンチェーンに接続することが
できる。
Ｒ＝ ０ （７）制御の下では各レジスタセル内に存在
するビットが関連するマルチプレクサの入力端子にレト
ロ結合され、そのレジスタセルに再記憶される。このよ
うにこの構成は完全に同期して動作する。レジスタセル
の詳細は図の上部に示しである。全てのレジスタセルの
出力をメモリのデータビット入力端子に供給することが
できる。更に、全てのレジスタセルをそれらのＳ入力端
子を用いてシリアルスキャンチェーンに接続することが
できる。
制御信号ＮＥＸＴ ＤＢＧＲ＝ １及びＩＮＶ ＤＡＴ
Ａ＝ １ ノ組合せは生じない。レジスタセル２３０は
追加のセル２３２ （２入力マルチプレクサ２３４と
２入力マルチプレクサ２３６を具える）をフィードする
。このレジスタセルの出力は最終テ°−タバンクグラウ
ンドが発生したことを信号する。マルチプレクサ２３４
はスキャン動作とセルフテスト動作の選択を行う。
Ａ＝ １ ノ組合せは生じない。レジスタセル２３０は
追加のセル２３２ （２入力マルチプレクサ２３４と
２入力マルチプレクサ２３６を具える）をフィードする
。このレジスタセルの出力は最終テ°−タバンクグラウ
ンドが発生したことを信号する。マルチプレクサ２３４
はスキャン動作とセルフテスト動作の選択を行う。
マルチプレクサ２３６はレトロ結合され再記憶される現
在のデータパックグラウンドと制御信号ＮＥＸＴＤＢＧ
Ｒの制御の下でその“１”入力端子に供給される次のデ
ータバックグラウンドの選択を行う。
在のデータパックグラウンドと制御信号ＮＥＸＴＤＢＧ
Ｒの制御の下でその“１”入力端子に供給される次のデ
ータバックグラウンドの選択を行う。
最終データバックグラウンドはセル２１６及び２２２内
のビットが同一の符号を有する場合に検出される。これ
は８ピントバツクグラウンドに対しては３回の変化後で
ある。１６ビットパターンに対しては排他ＯＲゲート２
３８ に第１及び第８レジスタセルを入力する。セル２
３２の出力を第８図の入力１１０として用いる。データ
バッタグラウンドの順次のパターンを別の方法で発生さ
せる場合には最終データバックグラウンドの検出はこれ
に応じて変更する必要がある。
のビットが同一の符号を有する場合に検出される。これ
は８ピントバツクグラウンドに対しては３回の変化後で
ある。１６ビットパターンに対しては排他ＯＲゲート２
３８ に第１及び第８レジスタセルを入力する。セル２
３２の出力を第８図の入力１１０として用いる。データ
バッタグラウンドの順次のパターンを別の方法で発生さ
せる場合には最終データバックグラウンドの検出はこれ
に応じて変更する必要がある。
他方、ビットオリエンテッドメモリに対するデータ発生
器は特に簡単であり、１個のフリップ７０ツブと数個の
ゲートで構成することができる。
器は特に簡単であり、１個のフリップ７０ツブと数個の
ゲートで構成することができる。
所要の２個のデータパックグラウンドはフリップフロッ
プを反転させるだけで発生させることができる。
プを反転させるだけで発生させることができる。
第１Ｑａ、 ｂ、 ｃ、 ｄ図は８ビットアドレス
発生器カウンタ及び３ビットディジタル持ちカウンタの
一実施例と、これに用いるために特に変更したセルとを
示す。
発生器カウンタ及び３ビットディジタル持ちカウンタの
一実施例と、これに用いるために特に変更したセルとを
示す。
アドレス発生器と持ちカウンタとをシリコン掛費を低減
するために組合せた。アドレスビットの数と持ちカウン
タビットの数の和がクロンク周波数と関連してデータ保
存テストのための総持ち時間を決定する。
するために組合せた。アドレスビットの数と持ちカウン
タビットの数の和がクロンク周波数と関連してデータ保
存テストのための総持ち時間を決定する。
アドレスカウンタの２つの可能な実現回路例、リニアフ
ィードバックシフトレジスク（ＬＰＳＲ）及ヒ２進アッ
プ／ダウンカウンクについて考慮した。
ィードバックシフトレジスク（ＬＰＳＲ）及ヒ２進アッ
プ／ダウンカウンクについて考慮した。
しかし、ＬＰＳＲはこの目的のためにはいくつかの欠点
がある。
がある。
１、アドレススキャン順序をあまり多くの追加のロジッ
クを必要とすることなく反転させることができない。
クを必要とすることなく反転させることができない。
２、全零アドレスの発生に゛追加のハードウェアを必要
とする。
とする。
３、実行信号の発生のために追加のロジックを必要とす
る。
る。
ここでは２進アツプ／ダウンカウンクを用いて実現した
。これは小型の回路が得られるからである。２進カウン
タを用いる場合にはりノプルキャリー信号の遅延が問題
になる。持ちカウンタを含めてこのカウンタの段数は２
０ビットまでとすることができる。本発明ではこの問題
を、アップ／ダウンカウンタをパイプラインキャリー信
号方式で設計することにより解決した。このようにする
と最大遅延が４個の２入力ゲートの直列接続の遅延に減
少する。
。これは小型の回路が得られるからである。２進カウン
タを用いる場合にはりノプルキャリー信号の遅延が問題
になる。持ちカウンタを含めてこのカウンタの段数は２
０ビットまでとすることができる。本発明ではこの問題
を、アップ／ダウンカウンタをパイプラインキャリー信
号方式で設計することにより解決した。このようにする
と最大遅延が４個の２入力ゲートの直列接続の遅延に減
少する。
このアドレス発生器は全てのアドレスを発生することが
できる。シーケンスは特定のアドレスでもとに戻ること
ができる。任意のアドレスにおいてカウントを停止する
ことができ、アドレス発生を同期させることができる。
できる。シーケンスは特定のアドレスでもとに戻ること
ができる。任意のアドレスにおいてカウントを停止する
ことができ、アドレス発生を同期させることができる。
両カウント方向に対して最終カウント位置の到達を示す
信号を発生することができる。この設計はパラメータ設
定が可能である。アドレスカウンタセルは第１０ｂ図に
従って構成される。このセルは入力マルチプレクサと２
個の追加の排他ＯＲゲートを有する。マルチプレクサは
第８図に１３０で示すように信号ＮＥＸＴ ＡＤＤＲ及
びＡＤＤＲＤＩＲにより制御される。第１排他ＯＲゲー
トは桁上げ入力信号ＣＡＲＲＹ ＩＮの制御の下でレジ
スフセルの内容を変化する。アドレスインクリメント方
向信号ＡＤＤＲＤＩＲとセル出力との第２排他ＯＲゲー
トは次段に対する桁上げ出力信号ＣＡＲＲＹ ＯＵＴを
発生する。ＡＮＤゲートの列はＣＡＲＲＹ ＩＮ及びＣ
ＡＲＲＹＯ［ＪＴ倍信号制御の下でリップル桁上げ信号
を発生ずる。本例では持ちカウンタは第１０ｄ図に詳細
に示す３つの段を具える。これらの役は一方向にのみカ
ウントすればよいのでずっと簡単である。持ちカウンタ
はアドレスカウンタに対し上位ビット段を構成する。
信号を発生することができる。この設計はパラメータ設
定が可能である。アドレスカウンタセルは第１０ｂ図に
従って構成される。このセルは入力マルチプレクサと２
個の追加の排他ＯＲゲートを有する。マルチプレクサは
第８図に１３０で示すように信号ＮＥＸＴ ＡＤＤＲ及
びＡＤＤＲＤＩＲにより制御される。第１排他ＯＲゲー
トは桁上げ入力信号ＣＡＲＲＹ ＩＮの制御の下でレジ
スフセルの内容を変化する。アドレスインクリメント方
向信号ＡＤＤＲＤＩＲとセル出力との第２排他ＯＲゲー
トは次段に対する桁上げ出力信号ＣＡＲＲＹ ＯＵＴを
発生する。ＡＮＤゲートの列はＣＡＲＲＹ ＩＮ及びＣ
ＡＲＲＹＯ［ＪＴ倍信号制御の下でリップル桁上げ信号
を発生ずる。本例では持ちカウンタは第１０ｄ図に詳細
に示す３つの段を具える。これらの役は一方向にのみカ
ウントすればよいのでずっと簡単である。持ちカウンタ
はアドレスカウンタに対し上位ビット段を構成する。
カウンタの高速化のために、リップルＡＮＤゲートの列
間に第１０Ｃ図に詳細に示す２個のパイプラインフリン
プフロノプを挿入する。それらの機能は入力信号を出力
信号から絶縁分離するだけであるから、それらの構成は
基本的なものである。アドレスカウンタの最終アドレス
の到達は第８段の出力端子に位置するＡＮＤゲートによ
り信号される。この信号は第８図の入力端子１１２に入
力される。持ちカウンタの最下位ピント位置は第８図（
ブロック１３０ ）からエネーブル信号ＥＮ ｌ’１Ａ
ＩＴを受信する。持ちカウンタの最上位ビット位置は第
８図の入力端子１１４に信号ＥＮＤ ｌ’１ＡＩＴを供
給する。
間に第１０Ｃ図に詳細に示す２個のパイプラインフリン
プフロノプを挿入する。それらの機能は入力信号を出力
信号から絶縁分離するだけであるから、それらの構成は
基本的なものである。アドレスカウンタの最終アドレス
の到達は第８段の出力端子に位置するＡＮＤゲートによ
り信号される。この信号は第８図の入力端子１１２に入
力される。持ちカウンタの最下位ピント位置は第８図（
ブロック１３０ ）からエネーブル信号ＥＮ ｌ’１Ａ
ＩＴを受信する。持ちカウンタの最上位ビット位置は第
８図の入力端子１１４に信号ＥＮＤ ｌ’１ＡＩＴを供
給する。
第１０ａ図に示す高速リップル回路網自体はオランダ国
特許出願第８８００８６０号の要旨であり、簡略にする
ためにその動作はこれ以上説明しない。
特許出願第８８００８６０号の要旨であり、簡略にする
ためにその動作はこれ以上説明しない。
第１１図は８ビノトシクネチュア発生器又はデータレセ
プタの一実施例を示し、第１１ａ図はこのための変更レ
ジスタセルを示す。
プタの一実施例を示し、第１１ａ図はこのための変更レ
ジスタセルを示す。
テストアルゴリズムの読出し動作中にＲＡ Ｍにより発
生されたデータはデータレセプクに送られる。
生されたデータはデータレセプクに送られる。
このデータを予測データと比較するには２つの方法があ
る。
る。
１、各読出し動作中に読出されたデータを予測データと
比較し、差が検出される場合に合／否ピントをセットす
る。
比較し、差が検出される場合に合／否ピントをセットす
る。
２、チップとのテ゛−夕をパラレルシグネチュアアナラ
イザ（ＰＳＡ） において多項分割により圧縮する。Ｐ
ＳＡの最終内容はシグネチュアと称されている。
イザ（ＰＳＡ） において多項分割により圧縮する。Ｐ
ＳＡの最終内容はシグネチュアと称されている。
本発明ではこれをＬＦＳＲを用いて実現することにした
。その理由は、このアプローチはンリコンの掛費が少な
く、且つＬＰＳＲの遅延が小さく、ビン）数に無関係で
あるためである。
。その理由は、このアプローチはンリコンの掛費が少な
く、且つＬＰＳＲの遅延が小さく、ビン）数に無関係で
あるためである。
セルフテストの終了後に、最終シグネチュアを専用のソ
フトウェアツールにより予め計算されたシグネチュアと
比較する必要がある。この比較はチップ外で実行される
。これがためシグネチュアをテストの終了後にＰＳＡか
らシフトさせる必要がある。ＰＳＡ内の最終シグネチュ
アがテスト終了後に失われないようにするためにＰＳＡ
を保持モードにする必要がある。
フトウェアツールにより予め計算されたシグネチュアと
比較する必要がある。この比較はチップ外で実行される
。これがためシグネチュアをテストの終了後にＰＳＡか
らシフトさせる必要がある。ＰＳＡ内の最終シグネチュ
アがテスト終了後に失われないようにするためにＰＳＡ
を保持モードにする必要がある。
ＰＳＡのエラーカバレージはＰＳＡの段数の減少につれ
て指数的に減少する。従ってＰＳＡは最低８段を必要と
する。通常、ＰＳＡの段数はＳ ＲＡ Ｍのデータ出力
の数に等しくする。ＳＲ八へのデータ出力の数が８より
少ない場合には残りのＰＳＡ入力端子をＶＳＳに接続す
る。
て指数的に減少する。従ってＰＳＡは最低８段を必要と
する。通常、ＰＳＡの段数はＳ ＲＡ Ｍのデータ出力
の数に等しくする。ＳＲ八へのデータ出力の数が８より
少ない場合には残りのＰＳＡ入力端子をＶＳＳに接続す
る。
図は８ピツ） ＰＳＡの可能な一実現回路例を示す。
最小数の多゛項式をＰＳＡに用いてエラーカバレージを
最大にすると共にＰＳＡ内の多項式のフィードバックに
よるタイミングの問題を最低にする。ＰＳＡの速度の選
択（初期設定）は任意である。ここでは便宜上全零ワー
ドを選択した。
最大にすると共にＰＳＡ内の多項式のフィードバックに
よるタイミングの問題を最低にする。ＰＳＡの速度の選
択（初期設定）は任意である。ここでは便宜上全零ワー
ドを選択した。
第１１ａ図は１つのセルの構成を詳細に示すものである
。このセルは標準記憶ボートを具え、その前段にテスト
動作とシリアルスキャン動作との間の選択を行うマルチ
プレクサと、現在のセルの内容（レトロ結合による）と
εＸＯＲゲートにより制御されるテスト信号との間の選
択を行う第２のマルチプレクサとを具える。後者の選択
は第８図の素子１４２により発生されるしＦＳＲエネー
ブル信号により制御される。入力ＨＸＯＲはＲＡＭから
のデータビットを直接受信することができる。池のεＸ
ＯＲゲートは従来既知のように最大長のフィードバック
レノスフを実現するためのものである。出力は直列に読
出される。ＲＡＭが小データ幅である場合には少数の没
にデータ出力を供給すればよい。
。このセルは標準記憶ボートを具え、その前段にテスト
動作とシリアルスキャン動作との間の選択を行うマルチ
プレクサと、現在のセルの内容（レトロ結合による）と
εＸＯＲゲートにより制御されるテスト信号との間の選
択を行う第２のマルチプレクサとを具える。後者の選択
は第８図の素子１４２により発生されるしＦＳＲエネー
ブル信号により制御される。入力ＨＸＯＲはＲＡＭから
のデータビットを直接受信することができる。池のεＸ
ＯＲゲートは従来既知のように最大長のフィードバック
レノスフを実現するためのものである。出力は直列に読
出される。ＲＡＭが小データ幅である場合には少数の没
にデータ出力を供給すればよい。
第１図はデータ保存テストを含む１３Ｎテストアルコリ
ズムを示す図、 第２図は１６ビントワイドＳ ＲＡ ＋、Ｉテスト用の
データバックグラウンドを示す図、 第３図は本発明のメモリ装置のグローバルアーキテクチ
ャを示す図、 第４図は第３図に用いる変形レジスタセルを示す図、 第５図は独立型ＲＡ １，１メモリ用の他の変形レジス
タセルを示す図、 第６図はセルフテストコントローラの状態図、第７図は
セルフテストコントローラの種々のモードを示す図、 第８図はセルフテストコントローラの一実施例の回路図
、 第９図はパラメータ設定可能なデータ発生器の一実施例
の回路図、 第１０ａ、 １０ｂ、 １０ｃ、 ｌｏｄ図は８ビット
アドレス発生器及び３ビｙ）持ちカウンタの一実施例と
これに用いる変形レジスタセルの回路図、 第１１図及び第１１ａ図は８ビットシグネチュア発生器
の一実施例とこれに用いる変形レジスタセルの回路であ
る。 ２０・・・ＲＡ Ｍ ２４・・・ア
ドレスレジスタ３０・・・データ入力レジスタ ３４・
・・データ出力端子３６・・・データ出力レジスタ ４２・・・セルフテストコントローラ ６２・・・スキャンイン ６４・・・スキャンア
ウト７０・・・データ発生器 ７２・・・アドレ
スカウンク７４・・・持ちカウンタ ７６・・・シダネチュア発生器
ズムを示す図、 第２図は１６ビントワイドＳ ＲＡ ＋、Ｉテスト用の
データバックグラウンドを示す図、 第３図は本発明のメモリ装置のグローバルアーキテクチ
ャを示す図、 第４図は第３図に用いる変形レジスタセルを示す図、 第５図は独立型ＲＡ １，１メモリ用の他の変形レジス
タセルを示す図、 第６図はセルフテストコントローラの状態図、第７図は
セルフテストコントローラの種々のモードを示す図、 第８図はセルフテストコントローラの一実施例の回路図
、 第９図はパラメータ設定可能なデータ発生器の一実施例
の回路図、 第１０ａ、 １０ｂ、 １０ｃ、 ｌｏｄ図は８ビット
アドレス発生器及び３ビｙ）持ちカウンタの一実施例と
これに用いる変形レジスタセルの回路図、 第１１図及び第１１ａ図は８ビットシグネチュア発生器
の一実施例とこれに用いる変形レジスタセルの回路であ
る。 ２０・・・ＲＡ Ｍ ２４・・・ア
ドレスレジスタ３０・・・データ入力レジスタ ３４・
・・データ出力端子３６・・・データ出力レジスタ ４２・・・セルフテストコントローラ ６２・・・スキャンイン ６４・・・スキャンア
ウト７０・・・データ発生器 ７２・・・アドレ
スカウンク７４・・・持ちカウンタ ７６・・・シダネチュア発生器
Claims (1)
- 【特許請求の範囲】 １、スタティックＲＡＭメモリと、これに接続されたア
ドレスレジスタ、データ入力レジスタ及び制御レジスタ
とを含み、これらの全てのレジスタが外部からアクセス
し得る情報通信用の相互接続部を有し、前記ＲＡＭメモ
リが機能データ出力端子を有しているメモリ装置におい
て、前記機能データ出力端子と並列にデータ出力レジス
タをメモリに接続し、前記全てのレジスタの各々は逐次
活動化し得るテストスキャンチェーンの一部を構成する
ようにし、且つ前記メモリ装置をスキャン状態、作動状
態及びセルフテスト状態に択一的に活動化させる第１制
御手段を設け、前記スキャン状態においては、前記全て
のレジスタを前記スキャンチェーン内に直列シフトレジ
スタを形成するよう結合し、前記作動状態においては前
記全てのレジスタをメモリに作動的に結合し、且つ前記
セルフテスト状態においては前記アドレスレジスタと前
記入力レジスタと前記制御レジスタを、メモリ装置の任
意の情報入力端子からの任意の情報通信のない状態にお
いて、順次のデータテストパターン及びアドレステスト
パターンを形成するよう動作させ、且つ前記データ出力
レジスタを順次のデータ結果パターンを受信するよう動
作させると共にこのレジスタには順次のデータ結果パタ
ーンをシグネチュアパターンに変換する変換手段を設け
、且つ前記シストレジスタはプリセット情報を受信する
直列入力端子と前記シグネチュアパターンを出力する直
列出力端子を具えていることを特徴とするメモリ装置。 ２、前記アドレスレジスタ及び前記データ入力レジスタ
には初期パターンを順次に一連の順次パターンに変換す
る変換手段を設け、且つ前記変換手段は前記順次パター
ンの発生と同期して作動するようにしてあることを特徴
とする請求項１記載のメモリ装置。 ３、前記変換手段は発生した予備のシグネチュアパター
ンを保持する保持状態を有していることを特徴とする請
求項２記載のメモリ装置。 ４、前記データ入力レジスタに対し順次のビット位置間
に最大数の１−０遷移を有する部分テストパターンを発
生するプリセット機構を設け、且つ前記変換手段は前記
部分テストパターンから一連の順次の部分テストパター
ンを発生し、各部分テストパターンは少なくとも１つの
任意のビット位置対間に１−０遷移を有することを特徴
とする請求項２又は３記載のメモリ装置。 ５、前記シリアルテストスキャンチェーンは前記制御手
段及び前記変換手段のテストも実行するようにしてある
ことを特徴とする請求項１〜４の何れかに記載のメモリ
装置。 ６、前記アドレスレジスタはそのアドレス位置の全てを
同期的にカウントするカウンタ手段を具えると共に、前
記カウンタ手段で駆動され且つ前記第１制御手段により
制御され、特定のアドレス位置の制御の下で前記ＲＡＭ
メモリを不作動にし、持ち時間を測定する持ちカウンタ
手段を具え、この持ち時間の終了後にデータ保存テスト
を実行するようにしてあることを特徴とする請求項１〜
５の何れかに記載のメモリ装置。 ７、前記第１制御手段は有限状態マシーンを含み、この
有限状態マシーンの各別の状態の変化の制御の下で前記
スタティックＲＡＭメモリの全テストを実行するように
してあることを特徴とする請求項１〜６の何れかに記載
のメモリ装置。 ８、前記有限状態マシーンは一連の状態を有し、全ての
メモリ位置に対する書込み状態から出発し、全てのメモ
リ位置に対し第１のデータバックグラウンドを用いて第
１のアドレスインクリメント方向に第１の読出し−変更
処理シーケンスを実行し、前記第１のデータバックグラ
ウンドの反転を用いて同一の処理シーケンスをくり返し
、前記第１のデータバックグラウンドの反転を用いて前
記第１のアドレスインクリメント方向と反対方向に同一
の処理シーケンスをくり返し、次にメモリを前記待ち時
間に亘って不作動にし、斯かる後に全てのメモリ位置に
対し第２の読出し−変更処理シーケンスを任意のアドレ
ス順序で実行し、最後にメモリを再び前記持ち時間に等
しい時間に亘って不作動にすると共に全てのメモリ位置
の読出しを他の任意のアドレス順序で実行するようにし
てあることを特徴とする請求項７記載のメモリ装置。 ９、前記第１の各読出し−変更処理シーケンスは読出し
−変更−読出しシーケンスであることを特徴とする請求
項８記載のメモリ装置。 １０、前記第１及び第２のデータバックグラウンドは“
０−１”データパターンの複数の反復を有するｎビット
から成り、斯かるデータバックグラウンドをそのビット
の半分の各ビットを順次の２ビットに転記又は投影して
得られる投影データバックグラウンドに再生し、この再
生処理を２ｌｏｇｎ回くり返して任意のデータビット対
が少なくとも１つの“０−１”パターンを有するように
したことを特徴とする請求項８又は９記載のメモリ装置
。 １１、メモリ自体に対しスキャンテストを実行する第３
の制御手段を設けてあることを特徴とする請求項２〜１
０の何れかに記載のメモリ装置。 １２、請求項１〜１１の何れかに記載のメモリ装置と、
前記作動モードにおいて前記データ入力レジスタ、又は
前記アドレスレジスタ、又は前記機能データ出力端子に
作動的に接続されるデータ処理サブシステムとを具えて
いることを特徴とする集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP88201501.9 | 1988-07-13 | ||
| EP88201501A EP0350538B1 (en) | 1988-07-13 | 1988-07-13 | Memory device containing a static RAM memory that is adapted for executing a self-test, and integrated circuit containing such a device as an embedded static RAM memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0287400A true JPH0287400A (ja) | 1990-03-28 |
| JP3162061B2 JP3162061B2 (ja) | 2001-04-25 |
Family
ID=8199820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17918189A Expired - Fee Related JP3162061B2 (ja) | 1988-07-13 | 1989-07-13 | メモリ装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5325367A (ja) |
| EP (1) | EP0350538B1 (ja) |
| JP (1) | JP3162061B2 (ja) |
| KR (1) | KR970004074B1 (ja) |
| DE (1) | DE3886038T2 (ja) |
Families Citing this family (63)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920001079B1 (ko) * | 1989-06-10 | 1992-02-01 | 삼성전자 주식회사 | 직렬데이타 통로가 내장된 메모리소자의 테스트방법 |
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| KR930703688A (ko) * | 1991-01-11 | 1993-11-30 | 발도르프,피켄셔 | 자기 테스트 원리에 의해 반도체 소자상에 매크로셀로서 배치된 메모리의 테스트 방법 및 상기 방법을 수행하기 위한 회로장치 |
| US5528600A (en) | 1991-01-28 | 1996-06-18 | Actel Corporation | Testability circuits for logic arrays |
| FR2682522B1 (fr) * | 1991-10-11 | 1997-01-10 | Sgs Thomson Microelectronics | Procede pour verifier le contenu apres effacement d'une memoire permanente effacable, notamment de type eprom, dispositif pour sa mise en óoeuvre et memoire integrant ce dispositif. |
| CZ383292A3 (en) * | 1992-02-18 | 1994-03-16 | Koninkl Philips Electronics Nv | Method of testing electronic circuits and an integrated circuit tested in such a manner |
| EP0599524A3 (en) * | 1992-11-24 | 1996-04-17 | Advanced Micro Devices Inc | Self-test for integrated storage networks. |
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| US5961653A (en) * | 1997-02-19 | 1999-10-05 | International Business Machines Corporation | Processor based BIST for an embedded memory |
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