JP3771393B2 - 半導体記憶装置、この半導体記憶装置を搭載した回路基板、および、この半導体記憶装置の接続試験方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に係り、特に、試験機能を備えた半導体記憶装置に関する。
また、本発明は、回路基板に搭載された半導体記憶装置の接続試験方法に関する。
【０００２】
【従来の技術】
電子部品の小型化により、プリント基板等の実装密度は向上し、電子機器は小型化してきている。例えば、半導体記憶装置のパッケージの形状は、DIP（Dual In-line Package）、SOP（Small Outline Package）、TSOP（Thin Small Outline Package）へと小型化してきている。パッケージの小型化とともに、半導体記憶装置の端子の間隔は狭くなる傾向にある。最近では、半導体記憶装置の端子を２次元に配列したCSP（Chip Size Package）が開発されている。
【０００３】
プリント基板に電子部品を搭載した際の電子部品の端子とプリント基板との接続不良は、パッケージの小型化とともに増える傾向にある。また、端子とプリント基板との接続部分を直接確認することが困難になってきている。このため、プリント基板に電子部品を搭載した際の接続の確認を、簡易かつ確実に行う相互接続試験方法が望まれている。
【０００４】
従来、この種の相互接続試験方法として、バウンダリスキャン法が知られている。バウンダリスキャン法は、IEEE/ANSI Standard 1491.1として標準化されている試験方法である。
【０００５】
図２１は、バウンダリスキャン法の概要を示すブロック図である。
電子部品１ａ、１ｂおよびプリント基板２には、テストデータ入力（TDI）端子、テストモード選択（TMS）端子、テストクロック（TCK）端子、テストデータ出力（TDO）端子がそれぞれ形成されている。TDI端子、TDO端子、TCK端子、TMS端子は、試験専用の端子であり、試験以外に使用されることはない。電子部品１ａ、１ｂの上記試験端子とプリント基板２の上記試験端子とは、それぞれプリント基板２に形成された配線パターン３により接続されている。
【０００６】
電子部品１ａ、１ｂには、試験回路として複数のBSセル４、命令レジスタ５、バイパスレジスタ６、TAPコントローラ７が形成されている。各BSセル４は、コア部８に接続されている全ての端子Tに対応して配置されており、ラッチ機能を有している。命令レジスタ５は、TDI端子から供給される試験用の命令を記憶する回路である。バイパスレジスタ６は、TDI端子から供給されたデータをTDO端子に直接出力するための回路である。TAPコントローラ７は、TMS端子で受けたテストモード信号をデコードする機能を有している。
【０００７】
なお、図２１に示すように、複数の電子部品１ａ、１ｂがプリント基板２に搭載されている場合、電子部品１ａのTDO端子は、隣接する電子部品１ｂのTDI端子に接続されている。そして、プリント基板２には太線で示したループ上のスキャンパスPASSが形成されている。
上述した電子部品１ａ、１ｂおよびプリント基板２では、プリント基板２の外部に接続されたコントローラ（図示せず）は、上記各端子を制御してTDI端子から試験用の命令および入力パターンを入力する。電子部品１ａ、１ｂの各試験回路４、５、６、７は、入力された命令および入力パターンに応じて動作し、TDO端子から出力パターンを出力する。
【０００８】
コントローラは、出力パターンと期待値とを比較することで、電子部品１ａ、１ｂの各端子Tとプリント基板２との接続を確認する。そして、各端子Tのはんだ付け不良、および電子部品１ａ、１ｂの搭載位置のずれ等が検出される。
【０００９】
バウンダリスキャン法は、試験専用の端子を必要とし、電子部品の内部に多くの試験回路を必要とすることから、チップサイズへの影響が大きい。このため、主に、マイクロプロセッサ、ASIC（Application Specific IC）等のロジック製品に適用されている。
一方、半導体記憶装置等の相互接続試験方法として、SCITT（Static Component Interconnection Test Technology）法が開発されている。以下、SCITT法を適用したSDRAM（Synchronous DRAM）を例に説明する。
【００１０】
この種のSDRAMは、通常動作モードとは別に相互接続試験のための試験モードを有している。試験モードへの移行は、電源の投入時の初期化処理（パワーオンシーケンス）を行う前に、所定の端子に所定の信号を与えることで行われる。SDRAMのようなクロック同期式の半導体記憶装置は、内部回路の制御を電源の投入時と通常動作時とで、容易に区別することが可能である。このため、試験モードへの移行制御を電源の投入時のみに行うことで、通常動作モード時に誤って試験モードに移行することが防止されている。
【００１１】
試験モード中、SDRAMの各端子は、制御端子として使用される一部の端子を除いて、入力パターンを与える試験時入力端子または出力パターンを出力する試験時出力端子として使用される。このため、SCITT法では、専用の試験端子は不要である。また、SDRAMには、入力パターンを論理演算し、演算結果を出力パターンとして出力する簡単な演算回路が形成されている。相互接続試験に必要な回路の規模は、バウンダリスキャン法に比べて小さい。
【００１２】
上述したSCITT法では、例えば同一のプリント基板上に搭載されたメモリコントローラは、SDRAMの試験時入力端子に入力パターンを与える。SDRAMは、入力パターンを論理演算し、演算結果を出力パターンとして出力する。メモリコントローラは、出力パターンと期待値とを比較し、SDRAMの各端子とプリント基板との接続を確認する。そして、各端子のはんだ付け不良、およびチップの搭載位置のずれ等が検出される。
【００１３】
SCITT法では、電源端子、接地端子、テスト用の制御端子を除く全ての端子について、接続の確認を行うこと可能である。検出可能な不良は、０固定不良、１固定不良、オープン不良、およびAND型、OR型のショート不良である。
また、上述したように、SCITT法は、試験専用の端子が不要であり、試験に必要な回路の規模もバウンダリスキャン法に比べて小さい。このため、SCITT法を適用することによるチップサイズへの影響はほとんどない。
【００１４】
【発明が解決しようとする課題】
ところで、上述したバウンダリスキャン法では、電子部品１ａ、１ｂに試験専用のTDI端子、TMS端子、TCK端子、TDO端子と、命令レジスタ５、TAPコントローラ７等の試験回路とを形成しなくてはならない。このため、電子部品１ａ、１ｂのチップサイズが増大するという問題があった。チップサイズの増大は、製品のコストに直接影響するため、特に、DRAM等の半導体記憶装置にバウンダリスキャン法を適用することは困難であった。
【００１５】
また、上述したSCITT法は、SDRAM等のクロック同期式の半導体記憶装置への適用を対象にしている。具体的には、パワーオンシーケンスを有する半導体記憶装置への適用を対象とすることで、通常動作時に誤って試験モードに移行することが確実に防止される。
一方、パワーオンシーケンスを有しない非同期式の半導体記憶装置にSCITT法を適用する場合に、通常動作時に誤って試験モードに入ることを防止する技術は提案されていない。このため、現行のSCITT法を、フラッシュメモリ、SRAM等のクロック非同期式の半導体記憶装置に適用した場合には、通常動作時に誤って試験モードに移行してしまうおそれがあった。
【００１６】
また、フラッシュメモリ等のように、データの入出力端子を、例えば８ビットまたは１６ビットに切り替えるための切替端子を備えた半導体記憶装置に、SCITT法を適用する技術は提案されていない。
さらに、現行のSCITT法では、プリント基板に搭載された半導体記憶装置の端子が、外部と未接続である場合を想定しておらず、このような場合には、相互接続試験を正しく行うことができなかった。
【００１７】
本発明の目的は、通常動作時に誤って試験モードに移行することを防止することができる半導体記憶装置およびこの半導体記憶装置を搭載した回路基板を提供することにある。
本発明の別の目的は、試験専用の端子を設けることなく、試験モードに移行し、試験を行うことができる半導体記憶装置を提供することにある。
【００１８】
本発明のさらなる目的は、クロック非同期式の半導体記憶装置において、必要な時にのみ試験モードに移行し、試験を行うことにある。
本発明の別の目的は、入出力端子のデータの語構成を切替端子で切替可能な半導体記憶装置において、各語構成に対応する端子の接続試験を行うことにある。
本発明の別の目的は、試験モードから通常動作への移行の制御を容易に行うことができる半導体記憶装置を提供することにある。
【００１９】
本発明の別の目的は、製品の出荷前または出荷後に、予め試験部の活性化を禁止することができる半導体記憶装置を提供することにある。
本発明の別の目的は、簡易な構成の試験部で確実に接続試験を行うことができる半導体記憶装置を提供することにある。
本発明の別の目的は、必要な時のみ試験モードに移行し、半導体記憶装置の各端子と回路基板との接続試験を行うことができる半導体記憶装置の試験方法を提供することにある。
【００２０】
【課題を解決するための手段】
図１は、請求項１ないし請求項９に記載の発明の基本原理を示すブロック図である。
【００２１】
請求項１の半導体記憶装置は、検出部３５と試験部３７、３１とを備えて構成されている。
検出部３５は、電源の投入時に所定の端子の状態を複数回検出し、検出結果がいずれも期待値のときに試験部３７、３１を活性化する。試験部３７、３１の活性化により、半導体記憶装置１３の状態は試験モードに移行し、予め定められた試験が実行される。したがって、試験専用の端子を設けることなく、半導体記憶装置１３を試験モードに移行させ、試験を行うことが可能になる。また、クロック非同期式の半導体記憶装置１３においても、必要な時のみ試験モードに移行し、試験を行うことが可能になる。
【００２２】
試験部３７、３１が活性化するためには、検出部３５による複数回の検出時に、所定の端子の状態が全て期待値と一致することが必要である。このため、通常動作時においては、誤った動作または電源ノイズにより、試験部３７、３１が活性化し試験モードに移行することが防止される。
また、この半導体記憶装置では、検出部３５は、リセット端子に供給されるリセット信号の変化時に、それぞれ所定の端子の状態を検出する。通常動作時にリセット信号を変化させることはないため、誤って試験部３７、３１が活性化されることが防止される。試験部３７、３１の活性化には、検出部３５による所定の端子の状態の検出が必要であるため、万一、リセット信号が電源ノイズ等により変化した際にも、試験部３７、３１が活性化することはない。
【００２３】
請求項３の半導体記憶装置では、所定の端子に供給される信号は、入力回路３９を介して内部回路２３、２５、２７、２９および検出部３５に伝達される。入力回路３９は、リセット信号の信号レベルにかかわらず活性化されている。このため、リセット信号を変化させたときにも、検出部３５は所定の端子の状態を確実に検出することが可能になる。
【００２４】
請求項１の半導体記憶装置では、検出部３５は、リセット信号の連続した２回のエッジ変化時に、それぞれ所定の端子の状態を検出する。通常動作時にリセット信号を連続して変化させることはないため、誤って試験部３７、３１が活性化されることが防止される。試験部３７、３１の活性化には、検出部３５による所定の端子の状態の検出が必要であるため、万一、リセット信号が電源ノイズ等により変化した際にも、試験部３７、３１が活性化することはない。
【００２５】
請求項５の半導体記憶装置は、電源の投入後に試験部３７、３１が活性化されたことを記憶する活性化記憶回路５３を備えている。活性化記憶回路５３は、試験部３７、３１が活性化されたことを記憶している場合には、試験部３７、３１を再び活性化することを禁止する。このため、電源が投入された後に、試験部３７、３１が２回以上活性化されることはない。したがって、試験部３７、３１の活性化後の通常動作時に、検出部３５が所定の端子の状態を複数回検出した場合にも、試験部３７、３１が活性化されることが防止される。
【００２６】
請求項６の半導体記憶装置は、電源の投入後に試験部３７、３１が非活性化されたことを記憶する非活性化記憶回路５５を備えている。非活性化記憶回路５５は、試験部３７、３１が非活性化されたことを記憶している場合には、試験部３７、３１を再び活性化することを禁止する。このため、電源が投入された後に、試験部３７、３１が２回以上活性化されることはない。したがって、試験部３７、３１の活性化後の通常動作時に、検出部３５が所定の端子の状態を複数回検出した場合にも、試験部３７、３１が活性化されることが防止される。
【００２７】
請求項７の半導体記憶装置は、検出部３５の検出結果にかかわらず試験部３７、３１が活性化することが禁止される活性化禁止回路７６を備えている。このため、試験モードを必要としない顧客に半導体記憶装置１３を出荷することが予め分かっているときには、製造工程において、活性化禁止回路７６を所定の状態に設定することで、常に試験部３７、３１の活性化を禁止することが可能になる。また、試験部３７、３１による試験が終了した後、活性化禁止回路７６に所定値を設定することで、誤って試験部３７、３１が活性化されることが防止される。
【００２８】
請求項８の半導体記憶装置では、試験部３７、３１は演算回路３７ｂを備えている。また、試験部３７、３１の活性化期間中、端子の一部は試験時入力端子または試験時出力端子として使用される。演算回路３７ｂは、試験時入力端子を介して供給される入力パターンを論理演算し、演算結果を出力パターンとして試験時出力端子から出力する。このため、例えば、外部の制御装置等から試験時入力端子を介して入力パターンを供給し、試験時出力端子介して出力パターンを受けることで、各端子の接続不良を見つけることが可能になる。したがって、試験専用の端子を設けることなく、接続試験を行うことが可能になる。例えば、半導体記憶装置１３が回路基板に搭載されている場合には、各端子と回路基板との接続試験を行うことが可能になる。
【００２９】
請求項９の半導体記憶装置は、内蔵する記憶素子MCへのデータの読み書きに使用する入出力端子と、データの語構成の拡張時に入出力端子とともに使用される拡張時入出力端子と、語構成を切り替える切替端子とを備えている。通常動作時には、切替端子の制御によって、入出力端子のみまたは入出力端子と拡張時入出力端子との両方が、データの読み書きに使用される。試験部３７、３１の活性化時には、入出力端子および拡張時入出力端子は、ともに試験時出力端子になる。このため、演算回路３７ｂによる演算結果は、切替端子の制御状態により、入出力端子のみまたは入出力端子と拡張時入出力端子との両方から出力される。また、入出力端子からは、語構成の非拡張時と拡張時とで異なる出力パターンが出力される。したがって、データの入出力端子の語構成を切替端子で切替可能な半導体記憶装置１３においても、各語構成に対応する端子の接続試験を行うことが可能になる。
【００３０】
図２は、請求項１０および請求項１２に記載の発明の基本原理を示すブロック図である。図３は、請求項１１に記載の発明の基本原理を示すブロック図である。
請求項１０の半導体記憶装置を搭載した回路基板は、請求項８記載の半導体記憶装置の端子をそれぞれ接続する接続部１７と、制御回路１５とを備えている。制御回路は、接続部１７を介して半導体記憶装置１３の所定の端子に信号を与え試験部３７、３１を活性化する。制御回路１５は、接続部１７を介して試験時入力端子に入力パターンを与えるとともに試験時出力端子から出力される出力パターンを受ける。このため、出力パターンと期待値とを比較することで、半導体記憶装置１３の各端子と各接続部１７との接続試験を行うことが可能になる。
【００３１】
請求項１１の半導体記憶装置を搭載した回路基板は、請求項８記載の半導体記憶装置の端子をそれぞれ接続する接続部１７と端子部７９とを備えている。端子部７９は、接続部１７を介して半導体記憶装置１３ａ、１３ｂの端子に接続されている。このため、例えば、回路基板７７の外部から端子部７９を介して所定の端子に信号を与え、試験時入力端子に入力パターンを与え、試験時出力端子から出力される出力パターンを受けることで、半導体記憶装置１３の各端子と各接続部１７との接続試験を行うことが可能になる。
【００３２】
請求項１２の半導体記憶装置の接続試験方法では、先ず、回路基板に搭載された請求項８記載の半導体記憶装置の所定の端子に、所定の信号を複数回与えることで、半導体装置の試験部３７、３１が活性化される。次に、試験時入力端子に入力パターンが与えらられる。次に、試験時出力端子から出力される出力パターンを受けて、予め用意された期待値と比較することで、半導体記憶装置１３の各端子と回路基板１１との接続試験が行われる。
【００３３】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図４は、本発明の半導体記憶装置の第１の実施形態、半導体記憶装置を搭載した回路基板の第１の実施形態、および半導体記憶装置の接続試験方法の一実施形態を示している。この実施形態は請求項１ないし請求項６、請求項８ないし請求項１０、および請求項１２に対応している。
【００３４】
図４において、プリント基板１１上には、６４メガビットのフラッシュメモリ１３およびメモリコントローラ１５が搭載されている。ここで、プリント基板１１、フラッシュメモリ１３、およびメモリコントローラ１５は、それぞれ回路基板、半導体記憶装置、および制御回路に対応している。フラッシュメモリ１３の端子（/BYTE等）とメモリコントローラ１５の端子とは、それぞれプリント基板１１に形成されたランド１７にはんだ付けされている。ランド１７は接続部に対応している。フラッシュメモリ１３側のランド１７とメモリコントローラ１５側のランド１７とは、図中矢印で示した配線パターン１９で互い接続されている。矢印の向きは、信号が供給される向きを示している。
【００３５】
メモリコントローラ１５は、ゲートアレイ等のロジックLSIで形成されている。メモリコントローラ１５は、フラッシュメモリ１３の通常動作のための制御回路、後述するフラッシュメモリ１３のSCITTデコーダ３７を活性化するための制御回路、試験のための入力パターンをフラッシュメモリ１３に供給する回路、および入力パターンに対応してフラッシュメモリ１３から出力される出力パターンと期待値とを比較する回路を有している。
【００３６】
あるいは、メモリコントローラ１５は、フラッシュメモリ１３の通常動作のための制御回路、およびバウンダリスキャンの機能を有しており、図２１に示したBSセル４等を動作させることにより、後述するフラッシュメモリ１３のSCITTデコーダ３７を活性化するための制御信号の供給、試験のための入力パターンをフラッシュメモリ１３に供給、および、入力パターンに対応してフラッシュメモリ１３から出力される出力パターンを取得する機能を有する。
【００３７】
フラッシュメモリ１３およびメモリコントローラ１５は、それぞれ、切替端子/BYTE、リセット端子/RESET、チップイネーブル端子/CE、ライトイネーブル端子/WE、出力イネーブル端子/OE、アドレス端子A0-A21、データ入出力端子DQ0-DQ14、兼用端子DQ15/A-1、およびレディ/ビジー端子RY/BYを有している。フラッシュメモリ１３のチップイネーブル端子/CE、ライトイネーブル端子/WEは、活性化端子、制御端子に対応している。フラッシュメモリ１３のデータ入出力端子DQ0-DQ14、兼用端子DQ15/A-1は、拡張時入出力端子に対応している。/BYTE、/RESET等の「/」の表現は、負論理、すなわち低レベル時に有効になることを意味している。レディ/ビジー端子RY/BYは、フラッシュメモリ１３がレディ状態またはビジー状態であることを示す端子である。兼用端子DQ15/A-1は、フラッシュメモリ１３の切換端子/BYTEに低レベルの信号が供給されたときにアドレス端子A-1になり、切換端子/BYTEに高レベルの信号が供給されたときにデータ入出力端子DQ15になる端子である。
【００３８】
フラッシュメモリ１３は、切替端子/BYTEにより、データ入出力の語構成を切り替える機能を有している。フラッシュメモリ１３は、切換端子/BYTEに低レベルが入力されたときに８ビットモードになる。このとき、上位のデータ入出力端子DQ8-DQ14は使用されない。フラッシュメモリ１３は、切換端子/BYTEに高レベルが入力されたときに１６ビットモードになる。このとき、兼用端子DQ15/A-1はデータ入出力端子DQ15になり、下位および上位のデータ入出力端子DQ0-DQ15の全てが使用される。
【００３９】
図５は、フラッシュメモリ１３の内部構成を示すブロック図である。なお、以降の説明では、「リセット信号/RESET」のように、端子を介して供給される信号には、端子名の符号と同じ符号を使用する。図中、太い矢印は、複数本からなる信号線を示している。
フラッシュメモリ１３は、入力バッファ部２１、メモリセル部２３、行デコーダ２５、列デコーダ２７、センスアンプ部２９、出力変換部３１、出力バッファ部３３、検出部３５、およびSCITTデコーダ３７を有している。SCITTデコーダ３７および出力変換部３１は、試験部に対応している。メモリセル部２３、行デコーダ２５、列デコーダ２７、およびセンスアンプ部２９は、内部回路に対応している。データ入出力端子DQ0-DQ15の入力回路およびメモリセル部２３への書き込み回路は、図示を省略している。
【００４０】
入力バッファ部２１は、複数の入力回路３９で構成されている。各入力回路３９は、メモリコントローラ１５から供給される入力信号を内部信号に変換し、これ等内部信号をチップ内部に向けて出力している。具体的には、切換信号/BYTEは切換信号BYTE、BYTEBに変換され、リセット信号/RESETはハードウエアリセット信号HWRESET、HWRESETBに変換され、チップイネーブル信号/CEはチップイネーブル信号CE、CEBに変換され、ライトイネーブル信号/WEはライトイネーブル信号WE、WEBに変換され、出力イネーブル信号/OEは出力イネーブル信号OE、OEBに変換され、アドレス信号A0-A21、A-1はアドレス信号SCA0-SCA21、SCA-1に変換されている。チップイネーブル信号/CEは、活性化信号に対応している。ライトイネーブル信号/WEは、書き込み制御信号および読み出し制御信号に対応している。符号の最後に「B」が付く内部信号は、負論理の信号である。それ以外の内部信号は正論理の信号である。なお、各入力回路３９は、リセット信号/RESETによって制御されていない。このため、入力回路３９に供給される信号は、リセット信号/RESETの入力レベルによらず、常に内部信号として出力される。
【００４１】
行デコーダ２５には、アドレス信号SCA13-SCA21が供給され、列デコーダ２７には、アドレス信号SCA0-SCA12が供給されている。メモリセル部２３には、複数のメモリセルMCが縦横に配置されている。メモリセルMCは記憶素子に対応している。行デコーダ２５および列デコーダ２７は、それぞれ行方向および列方向のメモリセルMCを選択する回路である。選択されたメモリセルMCから出力される信号は、列デコーダ２７およびビット線BL介してセンスアンプ部２９に出力されている。センスアンプ２９はメモリセルMCから出力される微小な信号を増幅し、データ出力信号SOUT0-15として出力する機能を有している。出力変換部３１は、データ出力信号SOUT0-15、内部レディ/ビジー信号IRY/BY、切換信号BYTEB、演算結果信号SCADQ0-SCADQ7、SCARY/BY、および試験モード信号SCITTを受けて、出力バッファ部３３に出力信号DQ0OUT-DQ15OUT、RY/BYOUTを出力している。
【００４２】
出力バッファ部３３は、複数の出力回路４１で構成されている。各出力回路４１は、出力信号DQ0OUT-DQ15OUT、RY/BYOUTを受けて、それぞれデータ入出力信号DQ0-DQ15、レディ/ビジー信号RY/BYを外部に出力している。出力バッファ部３３は、出力イネーブル信号OEBで制御されており、出力バッファ部３３からの信号の出力は、出力イネーブル信号OEBが低レベルのときのみ行われる。
【００４３】
検出部３５は、電源オン信号VCCDC、ハードウエアリセット信号HWRESET、ライトイネーブル信号WE、チップイネーブル信号CEを受けて、試験モード信号SCITTを出力している。
SCITTデコーダ３７は、切換信号BYTE、ライトイネーブル信号WE、アドレス信号SCA0-SCA21、SCA-1を受けて、演算結果信号SCADQ0-SCADQ7、SCARY/BYを出力している。
【００４４】
なお、以降の説明を分かりやすくするため、例えば、「リセット信号RESET」を「RESET信号」、「ライトイネーブル信号WE」を「WE信号」、「チップイネーブル信号CE」を「CE信号」というように、各信号名を略して表すことがある。
図６ないし図８は、検出部３５の詳細を示している。検出部３５は、リセット発生回路４３、初期化回路４５、試験モード発生回路４６で構成されている。
【００４５】
リセット発生回路４３は、図６に示すように、３入力のNANDゲート４３ａ、２入力のNORゲート４３ｂ、およびインバータ４３ｃを直列に接続して構成されている。NANDゲート４３ａの入力には、CE信号、WE信号、およびVCCDC信号が供給されている。NANDゲート４３ａの出力は、NORゲート４３ｂの一方の入力に接続されている。NORゲート４３ｂの他方の入力には、後述するイクジット信号EXITが供給されている。NORゲート４３ｂからはリセット信号RESETBが出力されている。インバータ４３ｃは、リセット信号RESETBを受けてリセット信号RESETを出力している。
【００４６】
初期化回路４５は、図７に示すように、２つのインバータの入力と出力とを相互に接続した第１のラッチ４７、第２のラッチ４９、および第３のラッチ５１を有している。
第１のラッチ４７の入力４７ａには、nMOS４５ａのドレインおよびnMOS４５ｂのソースが接続されている。nMOS４５ａのソースは接地VSSに接続され、nMOS４５ｂのドレインは電源VCCに接続されている。nMOS４５ａのゲートには、HWRESET信号が供給されている。nMOS４５ｂのゲートには、リセットパルス発生器５２の出力が接続されている。リセットパルス発生器５２には、HWRESET信号が供給されている。リセットパルス発生器５２は、/RESET信号が、低レベルから高レベルに変化した際に、正パルスを出力する回路である。第１のラッチ４７の出力４７ｂは、インバータ４５ｃに接続されている。インバータ４５ｃの出力は３入力のAND回路４５ｄの入力に接続されている。AND回路４５ｄの他の入力には、CE信号およびWE信号が供給されている。AND回路４５ｄは、試験モードイネーブル信号SCITT-ENを出力している。CE信号およびWE信号は、後述する試験モードに移行するためのレベル検出信号として使用されている。
【００４７】
第２のラッチ４９の入力４９ａには、nMOS４５ｅのドレインおよびnMOS４５ｆのソースが接続されている。nMOS４５ｅのソースは接地VSSに接続されている。nMOS４５ｅのゲートには、RESET信号が供給されている。nMOS４５ｆのドレインには、SCITT-EN信号が供給されている。nMOS４５ｆのゲートには、HWRESETB信号が供給されている。第２のラッチ４９の出力４９ｂは、nMOS４５ｇを介して第３のラッチ５１の入力５１ａに接続されている。nMOS４５ｇのゲートには、HWRESET信号が供給されている。
【００４８】
第３のラッチ５１の入力５１ａには、pMOS４５ｈのドレインが接続されている。pMOS４５ｈのソースは電源VCCに接続されている。pMOS４５ｈのゲートには、RESETB信号が供給されている。第３のラッチ５１の出力５１ｂは、２個のインバータを縦続接続したインバータ列４５ｊの入力に接続されている。インバータ列４５ｊは、試験モード設定信号SCITT-SETを出力している。
【００４９】
試験モード発生回路４６は、図８に示すように、活性化記憶回路５３、非活性化記憶回路５５、および組み合わせ回路５７で構成されている。
活性化記憶回路５３は、直列に接続されたpMOS５３ａ、nMOS５３ｂ、５３ｃと、２つのインバータの入力と出力とを相互に接続したエントリラッチ５９と、縦続接続された２つのインバータ５３ｄ、５３ｅとで構成されている。pMOS５３ａのソースは電源VCCに接続されている。nMOS５３ｃのソースは接地VSSに接続されている。pMOS５３ａのゲートおよびnMOS５３ｃのゲートには、VCCDC信号が供給されている。nMOS５３ｂのゲートには、SCITT-SET信号が供給されている。pMOS５３ａおよびnMOS５３ｂのドレインはエントリラッチ５９の入力５９ａに接続されている。エントリラッチ５９の出力５９ｂは、インバータ５３ｄの入力に接続されている。インバータ５３ｄおよびインバータ５３ｅは、それぞれエントリ信号ENTRYB、ENTRYを出力している。
【００５０】
非活性化記憶回路５５は、直列に接続されたpMOS５５ａ、nMOS５５ｂ、５５ｃと、２つのインバータの入力と出力とを相互に接続したイクジットラッチ６１と、縦続接続された２つのインバータ５５ｄ、５５ｅとで構成されている。pMOS５５ａのソースは電源VCCに接続されている。nMOS５５ｃのソースは接地VSSに接続されている。pMOS５５ａのゲートおよびnMOS５５ｃのゲートには、VCCDC信号が供給されている。nMOS５５ｂのゲートには、２入力のNORゲート５５ｆの出力が接続されている。NORゲート５５ｆの入力には、ENTRYB信号およびHWRESET信号が供給されている。pMOS５５ａおよびnMOS５５ｂのドレインは、イクジットラッチ６１の入力６１ａに接続されている。イクジットラッチ６１の出力６１ｂは、インバータ５５ｄの入力に接続されている。インバータ５５ｄおよびインバータ５５ｅは、それぞれイクジット信号EXITB、EXITを出力している。
【００５１】
組み合わせ回路５７は、インバータ５７ａ、２入力のNORゲート５７ｂ、および２つのインバータを縦続接続したインバータ列５７ｃで構成されている。インバータ５７ａの入力には、ENTRY信号が供給されている。インバータ５７ａの出力はNORゲート５７ｂの一方の入力に接続されている。NORゲート５７ｂの他方の入力には、EXIT信号が供給されている。NORゲート５７ｂの出力はインバータ列５７ｃの入力に接続されている。インバータ列５７ｃは試験モード信号SCITTを出力している。
【００５２】
図９および図１０は、SCITTデコーダ３７の詳細を示している。SCITTデコーダ３７は、変換回路３７ａおよび演算回路３７ｂを有している。変換回路３７ａは、入力端子が減り、出力端子が増える１６ビットモード時に、演算回路３７ｂの異なる入力に、同一の信号（WEB信号）を供給するための回路である。演算回路３７ｂは、メモリコントローラ１５から供給される入力パターンを演算し、出力パターンを出力する機能を有している。
【００５３】
変換回路３７ａは、図９に示すように、インバータ６３ａと、pMOSおよびnMOSのソース・ドレインを相互に接続したMOSスイッチ６３ｂ、６３ｃとで構成されている。インバータ６３ａの入力、MOSスイッチ６３ｂのpMOSのゲート、およびMOSスイッチ６３ｃのnMOSのゲートには、インバータ６５を介してBYTE信号が供給されている。インバータ６３ａの出力は、MOSスイッチ６３ｂのnMOSのゲート、およびMOSスイッチ６３ｃのpMOSのゲートとに接続されている。MOSスイッチ６３ｂの入力には、アドレス信号SCA-1が供給されている。MOSスイッチ６３ｃの入力には、WEB信号が供給されている。MOSスイッチ６３ｂ、６３ｃの出力は互いに接続されており、デコード用信号SCA-2として出力されている。変換回路３７ａにより、８ビットモード時と１６ビットモード時とで、演算回路３７ｂを共通に使用することが可能になる。
【００５４】
演算回路３７ｂは、図１０に示すように、６入力のXNORゲート６７ａ、６７ｂ、６７ｃ、６７ｄ、６７ｅ、４入力のXNORゲート６７ｆ、６７ｇ、６７ｈ、および２入力のXNORゲート６７ｊを有している。各XNORゲートは、入力信号の排他的論理和を反転して出力する回路である。XNORゲート６７ａは、アドレス信号SCA0、SCA8-SCA12を受けて、演算結果であるデコード信号SCADQ0を出力している。XNORゲート６７ｂは、アドレス信号SCA1、SCA13-SCA17を受けて、デコード信号SCADQ1を出力している。XNORゲート６７ｃは、アドレス信号SCA2、SCA18-SCA21、WEB信号を受けて、デコード信号SCADQ2を出力している。XNORゲート６７ｄは、アドレス信号SCA3、SCA8、SCA13、SCA18、WEB信号、SCA-2信号を受けて、デコード信号SCADQ3を出力している。XNORゲート６７ｅは、アドレス信号SCA4、SCA9、SCA14、SCA19、WEB信号、SCA-2信号を受けて、デコード信号SCADQ4を出力している。XNORゲート６７ｆは、アドレス信号SCA5、SCA10、SCA15、SCA20を受けて、デコード信号SCADQ5を出力している。XNORゲート６７ｇは、アドレス信号SCA6、SCA11、SCA16、SCA21を受けて、デコード信号SCADQ6を出力している。XNORゲート６７ｈは、アドレス信号SCA7、SCA12、SCA17、WEB信号を受けて、デコード信号SCADQ7を出力している。XNORゲート６７ｊは、アドレス信号SCA0、SCA-2信号を受けて、デコード信号SCARY/BYを出力している。なお、演算回路３７ｂは、試験モード信号SCITTが高レベルのときのみ活性化し動作する回路である。
【００５５】
図１１ないし図１３は、出力変換部３１の詳細を示している。出力変換部３１は、後述する試験モード時に、データ入出力端子DQ0-DQ15およびレディ/ビジー端子を試験時出力端子に変換する機能を有している。試験時出力端子は、試験モード時に演算回路３７ｂが生成する出力パターンを外部に出力する端子である。出力変換部３１は、試験時出力端子の種類に応じて３つの出力変換回路６９、７１、７３を有している。
【００５６】
図１１に示す出力変換回路６９は、データ入出力信号DQ0-DQ7に対応するデータ出力信号SOUT0-SOUT7をそれぞれ出力するための回路である。各出力変換回路６９は反転回路７５、３つのインバータ６９ａ、６９ｂ、６９ｃ、および図９に示した変換回路６３で構成されている。反転回路７５は、インバータ７５ａ、MOSスイッチ７５ｂ、およびCMOSインバータ７５ｃで構成されている。CMOSインバータ７５ｃのpMOSのソース、MOSスイッチ７５ｂのpMOSのゲート、およびインバータ７５ａの入力には、入力端子IN1が接続されている。CMOSインバータ７５ｃのnMOSのソース、およびMOSスイッチ７５ｂのnMOSのゲートには、インバータ７５ａの出力が接続されている。MOSスイッチ７５ｂの入力およびCMOSインバータ７５ｃの入力には、入力端子IN2が接続されている。MOSスイッチ７５ｂの出力とCMOSインバータ７５ｃの出力とは、互いに接続されている。これ等出力はインバータ６９ｂを介して変換回路６３のMOSスイッチ６３ｃの入力に接続されている。変換回路６３のMOSスイッチ６３ｂの入力には、インバータ６９ａの出力が接続されている。インバータ６９ａの入力には、入力端子IN3が接続されている。変換回路６３のインバータ６３ａの入力には、入力端子IN4が接続されている。変換回路６３の出力は、インバータ６９ｃを介して出力端子OUT1に接続されている。
【００５７】
各出力変換回路６９の入力端子IN1および入力端子IN4には、BYTEB信号およびSCITT信号が供給されている。各出力変換回路６９の入力端子IN2、IN3には、データ入出力信号DQ0-DQ7の各ビットに対応して、それぞれデコード信号SCADQ0-SCADQ7、データ出力信号SOUT0-SOUT7が供給されている。同様に、各出力変換回路６９の出力端子OUT1からは、データ入出力信号DQ0-DQ7の各ビットに対応して、出力信号DQ0OUT-DQ7OUTが出力されている。
【００５８】
図１２に示す出力変換回路７１は、データ入出力信号DQ8-DQ15に対応するデータ出力信号SOUT8-SOUT15をそれぞれ出力するための回路である。出力変換回路７１は、図１１に示した出力変換回路６９から反転回路７５を除いた回路で構成されている。すなわち、入力端子IN2はインバータ７１ｂを介して変換回路６３のMOSスイッチ６３ｃの入力に直接接続されている。
【００５９】
また、各出力変換回路７１の入力端子IN4には、SCITT信号が供給されている。各出力変換回路７１の入力端子IN2には、データ入出力信号DQ8-DQ15の各ビットから「８」を減じた数に対応して、それぞれデコード信号SCADQ0-SCADQ7が供給されている。各出力変換回路７１の入力端子IN3には、データ入出力信号DQ8-DQ15の各ビットに対応して、それぞれデータ出力信号SOUT8-SOUT15が供給されている。同様に、各出力変換回路７１の出力端子OUT1からは、データ入出力信号DQ8-DQ15の各ビットに対応して、出力信号DQ8OUT-DQ15OUTが出力されている。
【００６０】
図１３に示す出力変換回路７３は、図１２に示した出力変換回路７１と同一の回路である。入力端子IN2、IN3、IN4には、それぞれSCARY/BY信号、IRY/BY信号、SCITT信号が供給されている。出力端子OUT1からは、出力信号RY/BYOUTが出力されている。
【００６１】
上述したフラッシュメモリ１３およびメモリコントローラ１５を搭載したプリント基板１１では、以下示すように、フラッシュメモリ１３の各端子と、プリント基板１１のランド１７との相互接続試験が行われる。
相互接続試験では、先ず、電源の立ち上げ時にメモリコントローラ１５は、フラッシュメモリ１３を制御して試験モードに移行させる。図１４は、フラッシュメモリ１３が試験モードに移行し、さらに試験モードから通常動作モードに移行するときの主要な信号のタイミングを示している。
【００６２】
電源が投入されると、電源VCCは徐々に所定の電圧まで上昇する。このとき、メモリコントローラ１５は、/RESET信号を低レベルにしている（図１４(ａ)）。VCCDC信号は、電源VCCの立ち上がりから時間T1だけ遅れて高レベルになる。図７のHWRESET信号は、/RESET信号の低レベルにより高レベルになり、nMOS４５ａはオンし、第１のラッチ４７の出力４７ｂは高レベルになる。出力４７ｂの高レベルにより、試験モードイネーブル信号SCITT-ENは低レベルになる。VCCDC信号が低レベルの間、図６のRESET信号およびRESETB信号は、それぞれ高レベルおよび低レベルになる。このため、図７のnMOS４５ｅはオンし、第２のラッチ４９の出力４９ｂは高レベルになる。HWRESETB信号は、/RESET信号の低レベルにより低レベルになり、nMOS４５ｆはオフする。PMOS４５ｈはオンし、第３のラッチ５１の出力５１ｂは低レベルになる。出力５１ｂの低レベルにより、試験モード設定信号SCITT-SETは低レベルになる。
【００６３】
図８の活性化記憶回路５３では、VCCDC信号の低レベル期間にpMOS５３ａがオンし、エントリラッチ５９の出力５９ｂは低レベルになる。エントリラッチ５９の低レベルにより、ENTRYB信号、ENTRY信号は、それぞれ高レベル、低レベルになる。ENTRY信号の高レベルにより、試験モード信号SCITTは低レベルになる（図１４(ｂ)）。
【００６４】
図８の非活性化記憶回路５５では、VCCDC信号の低レベル期間にpMOS５５ａがオンし、イクジットラッチ６１の出力６１ｂは低レベルになる。エントリラッチ６１の低レベルにより、EXITB信号、EXIT信号は、それぞれ高レベル、低レベルになる（図１４(ｂ)）。
VCCDC信号は、電源の投入時以外に低レベルになることはないため、これ以降、エントリラッチ５９の入力５９ａおよびイクジットラッチ６１の入力６１ａに高レベルが供給されることはない。すなわち、エントリラッチ５９の出力５９ｂおよびイクジットラッチ６１の出力６１ｂは、高レベルに変化した後、再び低レベルにはならない。
【００６５】
次に、メモリコントローラ１５は、/WE信号、/CE信号を低レベルにする。/WE信号、/CE信号の低レベルにより、図６のRESET信号およびRESETB信号は、それぞれ低レベルおよび高レベルになる。したがって、図７のnMOS４５ｅ、pMOS４５ｈはオフする。
メモリコントローラ１５は、/WE信号、/CE信号を低レベルにした状態で、/RESET信号を高レベルにする（図１４(ｃ)）。図７のHWRESET信号、HWRESETB信号は、/RESET信号の高レベルにより、それぞれ低レベル、高レベルになる。HWRESET信号の低レベルにより、NMOS４５ａはオフする。リセットパルス発生器５２は、正パルスをnMOS４５ｂのゲートに供給する。nMOS４５ｂは所定の期間オンし、第１のラッチ４７の出力４７ｂは低レベルになる。CE信号、WE信号はいずれも高レベルであるため、出力４７ｂの低レベルにより、試験モードイネーブル信号SCITT-ENは高レベルになる。すなわち、/RESET信号の立ち上がりエッジで、/CE信号の低レベル、/WE信号の低レベルの検出（１回目）が行われる。
【００６６】
nMOS４５ｆは、HWRESETB信号の高レベルによりオンするため、SCITT-EN信号の高レベルは、第２のラッチ４９に伝達される。第２のラッチの出力４９ｂは低レベルになる。NMOS４５ｇは、HWRESET信号の低レベルによりオフしているため、第２のラッチの出力４９ｂの低レベルは、第３のラッチ５１には伝達されない。すなわち、第３のラッチ５１の出力５１ｂおよび試験モード設定信号SCITT-SETは低レベルを保持する。
【００６７】
次に、メモリコントローラ１５は、/WE信号、/CE信号を低レベルにした状態で、/RESET信号を低レベルにする（図１４(ｄ)）。/RESET信号の低レベルにより、図７のHWRESET信号は高レベルになり、HWRESETB信号は低レベルになる。
HWRESET信号の高レベルにより、nMOS４５ａはオンする。nMOS４５ａのオンにより、第１のラッチ４７の出力４７ｂは、再び高レベルになり、試験モードイネーブル信号SCITT-ENは低レベルになる。また、HWRESET信号の高レベルにより、nMOS４５ｇはオンし、第２のラッチ４９の出力４９ｂの低レベルは、第３のラッチ５１に伝達される。この際、図６のCE信号、WE信号、VCCDC信号はいずれも高レベルであり、EXIT信号は低レベルであるため、RESETB信号は高レベルを保持する。したがって、図７のpMOS４５ｈはオフ状態を保持する。このため、第３のラッチ５１の出力５１ｂは高レベルになり、試験モード設定信号SCITT-SETは高レベルになる。すなわち、/RESET信号の立ち上がりエッジで、/CE信号の低レベル、/WE信号の低レベルの検出（２回目）が行われる。
【００６８】
図８の活性化記憶回路５３のnMOS５３ｂは、試験モード設定信号SCITT-SETの高レベルによりオンする。VCCDC信号は高レベルであるため、エントリラッチ５９の出力５９ｂは高レベルになる。出力５９ｂの高レベルにより、ENTRYB信号、ENTRY信号は、それぞれ低レベル、高レベルになる（図１４(ｅ)）。EXIT信号は低レベルを保持しているため、ENTRY信号の高レベルにより、試験モード信号SCITTは高レベルになる（図１４(ｆ)）。
【００６９】
試験モード信号SCITTの高レベルにより、フラッシュメモリ１３は試験モードに移行する。試験モードへの移行により、フラッシュメモリ１３のアドレス端子A0-A21、ライトイネーブル端子/WEは、入力パターンを受ける試験時入力端子になる。なお、８ビットモード時には、兼用端子DQ15/A-1も試験時入力端子になる。フラッシュメモリ１３は、図１０に示した演算回路３７ｂを活性化し、図１１ないし図１３に示した出力変換回路６９、７１、７３の各変換回路６３の出力経路をデコード信号側に切り替える。
【００７０】
例えば、/BYTE信号が低レベル（８ビットモード）のときには、各出力変換回路６９から出力される出力信号DQ0OUT-DQ7OUTは、デコード信号SCADQ0-SCADQ7と同一の論理になる。各出力変換回路７１から出力される出力信号DQ8OUT-DQ15OUTは、デコード信号SCADQ0-SCADQ7と同一の論理になる。出力変換回路７３から出力される出力信号RY/BYOUTは、デコード信号SCARY/BYと同一の論理になる。
【００７１】
また、/BYTE信号が高レベル（１６ビットモード）のときには、各出力変換回路６９から出力される出力信号DQ0OUT-DQ7OUTは、デコード信号SCADQ0-SCADQ7と反対の論理になる。各出力変換回路７１から出力される出力信号DQ8OUT-DQ15OUTは、デコード信号SCADQ0-SCADQ7と同一の論理になる。出力変換回路７３から出力される出力信号RY/BYOUTは、デコード信号SCARY/BYと同一の論理になる。すなわち、１６ビットモード時には、同じデコード信号SCADQ0-SCADQ7を使用して、論理の反転した出力信号DQ0OUT-DQ7OUT、DQ8OUT-DQ15OUTが生成される。
【００７２】
この後、メモリコントローラ１５は、/RESET信号を低レベルに保持した状態で相互接続試験を実行する。相互接続試験を完了した後、メモリコントローラ１５は、/RESET信号を高レベルにする（図１４(ｇ)）。
図８の非活性化記憶回路５５のNORゲート５５ｆの出力は、ENTRYB信号およびHWRESET信号の低レベルを受けて高レベルになる。nMOS５５ｂは、NORゲート５５ｆの出力を受けてオンする。VCCDC信号は高レベルであるため、イクジットラッチ６１の出力６１ｂは高レベルになる。出力６１ｂの高レベルにより、EXITB信号、EXIT信号は、それぞれ低レベル、高レベルになる（図１４(ｈ)）。EXIT信号の高レベルにより、組み合わせ回路５７のNORゲート５７ｂの出力は低レベルになり、試験モード信号SCITTは低レベルになる（図１４(ｊ)）。
【００７３】
試験モード信号SCITTの低レベルにより、フラッシュメモリ１３は試験モードを終了する。/RESET信号は高レベルであるため、フラッシュメモリ１３は、試験モードの終了と同時に通常動作モードに移行する。演算回路３７ｂは非活性化され、出力変換回路６９、７１、７３は、各変換回路６３の出力経路を通常動作時の出力信号側に切り替える。/RESET信号の高レベルへの変化で試験モードが終了するため、通常動作モードへの移行は簡単な制御回路で行うことが可能である。
【００７４】
図１５は、メモリコントローラ１５およびフラッシュメモリ１３が相互接続試験を実行する際の主要な信号のタイミングを示している。
メモリコントローラ１５は、/RESET信号を低レベルにし、フラッシュメモリ１３を試験モードに移行させた後、時間T2後に出力イネーブル信号/OEを高レベルから低レベルにする。フラッシュメモリ１３は、/OE信号の低レベルを受けて図５に示した出力バッファ部の各出力回路４１を活性化する。
【００７５】
次に、メモリコントローラ１５は、フラッシュメモリ１３の試験時入力端子に、所定の周期で入力パターンを供給する。フラッシュメモリ１３は、入力パターンを受けて演算回路３７ｂで論理演算を実行し、演算結果を出力パターンとして試験時出力端子から出力する。メモリコントローラ１５は、出力パターンを受けて期待値と比較し、フラッシュメモリ１３の端子とランド１７との接続状態を判定する。メモリコントローラ１５は、全ての出力パターンを判定した後、/RESET信号を高レベルにして、試験モードを終了する。
【００７６】
図１６は、メモリコントローラ１５が試験時入力端子に供給する入力パターンと、試験時出力端子から出力される出力パターンの期待値との一例を示している。図１６は、フラッシュメモリ１３を８ビットモードで動作させる場合の試験パターンである。このため、出力パターンのうち網掛けで示したデータ出力端子DQ8-DQ15の出力パターンは、フラッシュメモリ１３の内部では生成されるが、外部には出力されない。この例では、着目する１つの試験時入力端子のみに、順次高レベルのデータ（図中の「１」）を与えるWalking-1パターン、全ての試験時入力端子に低レベルのデータを与えるAll-0パターン、着目する１つの試験時入力端子のみに、順次低レベルのデータ（図中の「０」）を与えるWalking-0パターン、および全ての試験時入力端子に高レベルのデータを与えるオールAll-1パターンを使用して相互接続試験を行っている。
【００７７】
図１７は、メモリコントローラ１５が試験時入力端子に供給する入力パターンと、試験時出力端子から出力される出力パターンの期待値との別の例を示している。図１７は、フラッシュメモリ１３を１６ビットモードで動作させる場合の試験パターンである。各試験パターンは、下位のDQ0-DQ7信号の期待値が、重複しないように生成されている、また、下位のDQ0-DQ7信号の出力パターンは、一部を除き図１６に示した８ビットモード時の下位のDQ0-DQ7信号の出力パターンの反転論理になっている。このような試験パターンにすることで、演算回路３７ｂを、図１０に示した簡易な回路で構成することが可能なる。
【００７８】
また、１６ビットモード時には、兼用端子DQ15/A-1は、データ入出力信号DQ15として使用されるため、図１６に示したアドレス端子A-1を試験時入力端子として使用することができない。このため、図９に示した変換回路３７ａにより、WEB信号から演算回路３７ｂに供給するSCA-2信号を生成している。
なお、試験パターンおよび演算回路３７ｂは、次の規則により構成されている。
【００７９】
（規則１）試験時入力端子数ｎ、切替端子/BYTEによらず共通して使用される試験時共通出力端子数ｍにおいて、ｍ個の試験時入力端子を、それぞれ異なる試験時共通出力端子の論理（演算結果信号SCADQ0-SCADQ7）に含める。
（規則２）試験時入力端子数ｎが、切替端子/BYTEによらず共通して必ず使用される試験時共通出力端子数ｍよりも多い場合（ｎ＞ｍ）、残るｎ−ｍ個の試験時入力端子を、それぞれ異なる２個の試験時共通出力端子の論理に含める。これを、試験時入力端子が全て割り振られるまで繰り返す。ｎ＜ｍの場合、ｍ−ｎ個の試験時入力端子をそれぞれ異なる試験時出力端子の論理に含める。ｎ＝ｍの場合、規則２は不要。
【００８０】
（規則３）試験時共通出力端子の論理に接続される試験時入力端子の数が奇数個の場合には、さらに、他の試験時入力端子を追加して入力を偶数にする。
（規則４）未結線である可能性がある端子（例えば、RY/BY）の論理には、任意の２つの試験時入力端子を含める。
（規則５）切替端子/BYTEによって切り替えられる試験時出力端子の一部あるいは全部の論理は、試験時共通出力端子の反転論理とする。
【００８１】
このような試験パターンでは、簡単な演算回路、スイッチ回路、反転回路で構成されたSCITTデコーダ３７および出力変換部３１により、８ビットモード、１６ビットモードの両方の相互接続試験が行われる。
また、例えば、切換端子/BYTEを低レベルに固定したプリント基板１１で、切換端子/BYTEに１固定不良があった場合には、期待値と逆の論理の出力パターンが出力されることで、不良が検出される。切換端子/BYTEを高レベルに固定した場合にも、同様に０固定不良が検出される。
【００８２】
以上のように構成された半導体記憶装置、この半導体記憶装置を搭載した回路基板、およびこの半導体記憶装置の接続試験方法では、フラッシュメモリ１３に/RESET信号の連続したエッジで/CE信号と/WE信号との低レベルを検出する検出部３５を形成した。このため、試験専用の端子を設けることなく、フラッシュメモリ１３を試験モードに移行させ、接続試験を行うことができる。また、フラッシュメモリ１３等のクロック非同期式の半導体記憶装置においても、必要な時に試験モードに移行し、試験を行うことができる。
【００８３】
試験モードへの移行は、/RESET信号の連続したエッジで/CE信号と/WE信号とがいずれも低レベルになっている必要がある。通常動作時に、/CE信号と/WE信号が低レベルのときに/RESET信号を変化させることはなく、通常動作時において、誤った動作または電源ノイズにより、試験モードに移行することを防止することができる。
【００８４】
入力バッファ部２１の入力回路３９は、リセット信号/RESETによって制御されていない。このため、入力回路３９に供給される信号を検出部３５およびSCITTデコーダ３７等に供給することができ、確実に試験モードに移行することができる。
検出部３５は、試験モード中に、/RESET信号の立ち上がりエッジを検出すると試験モードを解除する。このため、試験モードの解除とともに、フラッシュメモリ１３を通常動作モードに移行することができる。したがって、使用者は試験モードを意識する必要はなく、使い勝手が低下することを防止することができる。
【００８５】
電源の投入後に、試験モードに移行したことを記憶し、この記憶があるときに試験モードへの移行を禁止する活性化記憶回路と、試験モードが解除されたことを記憶し、この記憶があるときに試験モードへの移行を禁止する非活性化記憶回路とを備えた。このため、一度試験モードに移行した後に、再度試験モードに移行することを防止することができる。したがって、通常動作時において、誤った動作または電源ノイズにより、試験モードに移行することを確実に防止することができる。
【００８６】
試験モード時に、フラッシュメモリの所定の端子を試験時入力端子と試験時出力端子にした。このため、試験専用の端子を設けることなく相互接続試験を行うことができる。
出力変換部３１の出力変換回路６９を/BYTE端子で制御し、８ビットモード時と１６ビットモード時とで出力される出力パターンを異なるようにした。このため、データの入出力端子の語構成を/BYTE端子等の切替端子で切替可能な半導体記憶装置においても、各語構成に対応した端子の接続試験を行うことができる。試験時入力端子および試験時出力端子のどちらにも含まれない/BYTE端子の接続不良を見つけることができる。換言すれば、プリント基板１１上でレベルを固定される可能性の大きい切換端子/BYTEについては、試験時入力端子、試験時出力端子のいずれにも含めることなく相互接続試験を行うことができる。
【００８７】
出力変換部３１の出力変換回路６９を/BYTE端子で制御し、１６ビットモード時に、データ入出力端子DQ0-DQ7から出力される出力パターンとデータ入出力端子DQ8-DQ15から出力される出力パターンとの論理を互いに反転した。このため、出力変換部３１の回路規模を増大することなく、語構成の拡張時に、入出力端子と拡張入出力端子とから出力される出力パターンを相違させ、相互接続試験を行うことができる。
【００８８】
図１８は、本発明の半導体記憶装置の第２の実施形態を示している。この実施形態は、請求項７に対応している。
この実施形態では、初期化回路４５のnMOS４５ｂのドレインに活性化禁止回路７６が接続されている。活性化禁止回路７６以外の構成は、上述した実施形態と同一である。
【００８９】
活性化禁止回路７６には、フラッシュメモリのメモリセル７６ａ、２つのインバータを従属接続したインバータ７６ｂ列、およぼプルダウンされた高抵抗７６ｃで構成されている。メモリセル７６ａの制御ゲートには、データの書き込み時とそれ以外の時とで電圧を可変できる制御信号CNが供給されている。メモリセル７６ａのドレインには、電源VCCが接続されている。メモリセル７６ａのソースは、インバータ列７６ｂの入力に接続されている。インバータ列７６ｂの出力は、nMOS４５ｂのドレインに接続されている。
【００９０】
この実施形態では、試験モードへの移行が必要な場合には、予め、メモリセル７６ａに「１」書き込みが行われる。「１」書き込みにより、メモリセル７６ａは常にオンし、インバータ列７６ｂの出力は常に高レベルになっている。すなわち、上述した半導体記憶装置の第１の実施形態と同一の回路動作が行われ、試験モードへの移行が可能になる。
【００９１】
一方、試験モードへの移行が不要な場合には、予め、メモリセル７６ａに「０」書き込みが行われる。「０」書き込みにより、メモリセル７６ａは常にオフし、高抵抗７６ｃにより、インバータ列７６ｂの入力には低レベルが供給され、nMOS４５ｂのドレインは、常に低レベルになる。すなわち、第１のラッチ４７の出力４７ｂが低レベルになることはなく、フラッシュメモリ１３が試験モードに移行することはない。
【００９２】
メモリセル７６ａへのデータの書き込みは、フラッシュメモリ１３の出荷時、出荷後のいずれでも行うことが可能である。例えば、製造工程において、メモリセル７５ａに「０」書き込みを行うことで、予め試験モードへの移行が禁止される。また、相互接続試験の後に、メモリセル７５ａに「０」書き込みを行うことで、その後の試験モードへの移行が禁止される。
【００９３】
この実施形態においても、上述した半導体記憶装置の第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、フラッシュメモリのメモリセル７６ａを有する活性化禁止回路７６により、初期化回路４５を制御して検出部３５の活性化を禁止できるようにした。このため、試験モードを必要としない顧客にこの半導体記憶装置を出荷することが予め分かっているときには、製造工程において、メモリセル７６に「０」を書き込むことで、常に検出部３５の活性化を禁止し、SCITTデコーダ３７の活性化を禁止することができる。また、フラッシュメモリ１３の各端子とプリント基板１１のランド１７との接続試験が終了した後、メモリセル７６に「０」を書き込むことで、検出部３５の活性化を禁止し、SCITTデコーダ３７の動作を禁止することができる。
【００９４】
すなわち、フラッシュメモリ１３の出荷前または出荷後に、フラッシュメモリ１３を使用する顧客に応じて、予め、試験モードへの移行を禁止することができる。
図１９は、半導体記憶装置を搭載した回路基板の第２の実施形態を示している。この実施形態は、請求項１１に対応している。
【００９５】
この実施形態では、プリント基板７７には、複数の端子７９ａで構成された端子部７９が形成されている。端子部７９は、外部の制御装置（図示せず）のコネクタ等に接続される。プリント基板７７上には２つのフラッシュメモリ１３ａ、１３ｂが搭載されている。フラッシュメモリ１３ａ、１３ｂは、上述した半導体記憶装置の第１の実施形態のフラッシュメモリ１３と同一のものである。フラッシュメモリ１３ａ、１３ｂの各端子は、それぞれプリント基板１１に形成されたランド１７にはんだ付けされている。フラッシュメモリ１３ａ、１３ｂの各ランド１７と端子部７９の各端子７９ａとは、図中矢印で示した配線パターン８１で互い接続されている。矢印の向きは、信号が供給される向きを示している。フラッシュメモリ１３ａ、１３ｂの/OE端子は、それぞれ端子部７９の/OE1端子、/OE2端子が接続されている。フラッシュメモリ１３ａ、１３ｂの/OE端子以外の端子は、共通の配線パターンが使用されている。
【００９６】
この実施形態では、外部の制御装置が、端子部７９を介して信号を供給し、フラッシュメモリ１３ａ、１３ｂを制御する。
図２０は、外部の制御装置の制御により、フラッシュメモリ１３ａ、１３ｂとプリント基板７７との相互接続試験を実行する際の主要な信号のタイミングを示している。
【００９７】
制御装置は、図１９に示した端子部７９を介して/RESET信号、/CE信号、/WE信号を制御し、フラッシュメモリ１３ａ、１３ｂを同時に試験モードに移行させる。次に、制御装置は、/RESET信号、/CE信号を低レベルにした状態で、フラッシュメモリ１３ａの/OE端子に供給されている/OE１信号のみを低レベルにする。この状態で、制御装置から入力パターンが供給され、フラッシュメモリ１３ａの相互接続試験が行われる。
【００９８】
次に、制御装置は、/OE1信号を高レベルにし、フラッシュメモリ１３ｂの/OE2信号を低レベルにする。この状態で、制御装置から入力パターンが供給され、フラッシュメモリ１３ｂの相互接続試験が行われる。この後、制御装置は、/RESET信号を高レベルにし、試験モードを終了する。すなわち、フラッシュメモリ１３ａ、１３ｂが同時に試験モードに移行した後、フラッシュメモリ１３ａ、１３ｂから出力される出力信号の衝突が、/OE1信号、/OE2信号で制御され、容易に複数のフラッシュメモリを搭載したプリント基板７７の相互接続試験が行われる。
【００９９】
この実施形態においても、上述した半導体記憶装置を搭載した回路基板の第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、フラッシュメモリ１３ａ、１３ｂを搭載したプリント基板７７に、複数の端子７９ａを有する端子部７９を形成し、端子部７９の各端子７９ａとフラッシュメモリ１３ａ、１３ｂの各端子とを配線パターン８１で接続した。このため、プリント基板７７の外部から端子部７９を介して、フラッシュメモリ１３ａ、１３ｂを制御することで、これ等フラッシュメモリ１３ａ、１３ｂの端子とプリント基板７７の接続部７９との相互接続試験を行うことができる。
【０１００】
フラッシュメモリ１３ａ、１３ｂの各/OE端子をそれぞれ端子部７９の/OE1端子、/OE2端子に接続し、/OE端子以外の各端子をそれぞれ端子部の共通の端子に接続した。このため、フラッシュメモリ１３ａ、１３ｂを同時に試験モードに移行させることができ、/OE1端子、/OE2端子を介して、試験モードに移行したフラッシュメモリ１３ａ、１３ｂの/OE端子を制御することで、各フラッシュメモリ１３ａ、１３ｂの相互接続試験を独立して行うことができる。この結果、プリント基板７７の配線パターン上で信号が衝突することを防止することができる。
【０１０１】
なお、上述した半導体記憶装置の第１の実施形態では、フラッシュメモリ１３に本発明を適用した例について述べた。しかしながら、他のクロック非同期式の半導体記憶装置に本発明を適用してもよい。また、クロック同期式の半導体記憶装置に、本発明を適用してもよい。
上述した半導体記憶装置の第１の実施形態では、切替端子/BYTEによりデータ入出力端子DQ0-DQ15を８ビットモードまたは１６ビットモードに切り替え可能なフラッシュメモリ１３に、本発明を適用した例について述べた。しかしながら、データ入出力端子のビット数が固定の半導体記憶装置に、本発明を適用してもよい。
【０１０２】
上述した半導体記憶装置の第１の実施形態では、/RESET信号の連続した立ち下がりエッジ、立ち上がりエッジで、/CE信号、/WE信号の低レベルを検出し、試験モードに移行する例について述べた。しかしながら、/RESET信号の連続した２回の立ち下がりエッジ、または/RESET信号の連続した２回の立ち下がりエッジで、/CE信号、/WE信号の低レベルを検出し、試験モードに移行してもよい。この場合には、/CE信号、/WE信号の検出が、/RESET信号の片側のエッジのみを使用して行えるため、検出部３５の回路をより簡易にすることができる。
【０１０３】
上述した半導体記憶装置の第１の実施形態では、/RESET信号の連続した２回のエッジで、/CE信号、/WE信号の低レベルを検出し、試験モードに移行する例について述べた。しかしながら、/RESET信号の連続した３回以上のエッジで、/CE信号、/WE信号の低レベルを検出してもよい。
上述した半導体記憶装置の第１の実施形態では、/CE信号、/WE信号の低レベルを検出し、試験モードに移行した例について述べた。しかしながら、チップセレクト信号/CS、/CS1、/CS2、リードイネーブル信号/RD等を備えた半導体記憶装置では、これ等の制御端子のアクティブ側の信号レベルを検出し、試験モードに移行してもよい。
【０１０４】
上述した半導体記憶装置を搭載した回路基板の第１の実施形態では、フラッシュメモリ１３の各端子をプリント基板１１のランド１７にはんだ付けし、このはんだ付け部の相互接続試験を行う例について述べた。しかしながら、フラッシュメモリ１３の端子をプリント基板１１に熱圧着等し、この圧着部の相互接続試験を行ってもよい。
【０１０５】
上述した半導体記憶装置の第２の実施形態では、活性化禁止回路７６にフラッシュメモリのメモリセル７６ａを備え、このメモリセル７６ａに書き込む値により、初期化回路４５を制御した例について述べた。製造工程において配線層のマスクを取り替えることで、配線が変更される活性化禁止回路を形成し、この活性化禁止回路により初期化回路４５を制御してもよい。
【０１０６】
以上の実施形態において説明した発明を整理すると以下のようになる。
（１）請求項４記載の半導体記憶装置において、活性化された前記試験部は、その後の前記リセット信号のオフ変化により非活性化されることを特徴とする。
この半導体記憶装置では、試験部３７、３１の活性化期間中に、リセット信号がオフ変化することで試験部３７、３１が非活性化される。通常動作を行うためには、リセット信号をオフ状態にする必要があるため、試験部３７、３１の非活性化と同時に通常動作モードに移行することが可能になる。この結果、試験モードから通常動作モードに切り替えるための制御が容易になる。リセット端子を備えた半導体記憶装置１３では、一般に、電源の投入時にリセット信号をオン状態からオフ状態に変化させた後、通常動作を行っている。このため、半導体記憶装置１３の使用者が試験モードを意識する必要はなく、試験モードを設けたことによる半導体記憶装置１３の使い勝手の低下が防止される。万一、誤って試験モードに移行した場合にも、通常動作時には、リセット信号をオフ変化させるため、試験モードが解除される。
【０１０７】
（２）請求項２記載の半導体記憶装置において、前記検出部は、前記リセット信号の２回以上のオフ変化時、または２回以上のオン変化時に、それぞれ前記所定の端子の信号レベルを検出することを特徴とする。
この半導体記憶装置では、検出部３５は、リセット信号の２回以上のオフ変化時、または２回以上のオン変化時に、それぞれ所定の端子の状態を検出する。通常動作時にリセット信号を連続して変化させることはないため、誤って試験部３７、３１が活性化されることが防止される。試験部３７、３１の活性化には、検出部３５による所定の端子の状態の検出が必要であるため、万一、リセット信号が電源ノイズ等により変化した際にも、試験部３７、３１が活性化することはない。また、検出部３５は、リセット信号の一方のエッジのみを検出すればよいため、検出に必要な回路を簡易にすることが可能なる。
【０１０８】
（３）請求項４または上記（２）記載の半導体記憶装置において、前記所定の端子は、内部回路を活性化する活性化信号を受ける活性化端子と、内蔵する記憶素子をアクセスするための書き込み制御信号または読み出し制御信号を受ける制御端子とを含み、前記検出部は、前記活性化端子および前記制御端子のオン状態の信号レベルを期待値とすることを特徴とする。
【０１０９】
この半導体記憶装置では、検出部３５が検出する所定の端子には、内部回路２３、２５、２７、２９を活性化する活性化信号を受ける活性化端子と、内蔵する記憶素子MCをアクセスするための書き込み制御信号または読み出し制御信号を受ける制御端子とが含まれている。検出部３５は、活性化端子および制御端子がいずれもオン状態であることを複数回検出したときに試験部３７、３１を活性化する。通常動作では、活性化端子および制御端子の信号レベルがオン状態の場合に、リセット端子を変化させることはありえないため、誤って試験部３７、３１が活性化することが防止される。
【０１１０】
（４）請求項９記載の半導体記憶装置において、前記試験部は、語構成の拡張時に前記拡張入出力端子から出力する出力パターンの少なくとも一部を、前記入出力端子から出力する出力パターンの反転論理にすることを特徴とする。
この半導体記憶装置では、試験部３７、３１は、語構成の拡張時に拡張入出力端子から出力する出力パターンの少なくとも一部を、入出力端子から出力する出力パターンの反転論理にする。このため、試験部３７、３１の規模を増大することなく、語構成の拡張時に、入出力端子と拡張入出力端子とから出力される出力パターンを相違させ、接続試験を行うことが可能になる。
【０１１１】
（５）上記（４）記載の半導体記憶装置において、前記試験部は、前記切替端子の制御を受けて、前記入出力端子から出力される前記出力パターンの反転論理を生成することを特徴とする。
この半導体記憶装置では、試験部３７、３１は、切替端子の制御を受けて入出力端子から出力される出力パターンの反転論理を生成する。すなわち、入出力端子から出力される出力パターンは、切替端子の制御状態（信号レベル）により異なる。したがって、出力パターンを確認することによって、試験時入力端子および試験時出力端子のどちらにも含まれない切替端子の接続試験を行うことが可能になる。この結果、例えば、回路基板上等で切替端子が高レベルまたは低レベルに固定されている場合にも、切替端子の接続不良を見つけることが可能になる。
【０１１２】
【発明の効果】
請求項１の半導体記憶装置では、試験専用の端子を設けることなく、半導体記憶装置を試験モードに移行させ、試験を行うことができる。
クロック非同期式の半導体記憶装置においても、必要な時のみ試験モードに移行し、試験を行うことができる。
【０１１３】
通常動作時において、誤った動作または電源ノイズにより、試験部が活性化し試験モードに移行することを防止することができる。
請求項２の半導体記憶装置では、リセット端子を備えた半導体記憶装置に置いて、必要な時のみ試験モードに移行することができる。
誤った動作または電源ノイズにより、試験部が活性化し試験モードに移行することを防止することができる。
【０１１４】
請求項３の半導体記憶装置では、リセット信号の状態によらず、信号を所定の端子を介して検出部に供給することができる。
請求項４の半導体記憶装置では、通常動作時に誤って試験部が活性化されることを防止することができる。
請求項５および請求項６の半導体記憶装置では、試験部が一度活性化された後、再度活性化されることを防止することができる。
【０１１５】
請求項７の半導体記憶装置では、製品の出荷前または出荷後に、予め試験部の活性化を禁止することができる。
請求項８の半導体記憶装置では、試験専用の端子を設けることなく接続試験を行うことができる。
請求項９の半導体記憶装置では、入出力端子のデータの語構成を切替端子で切替可能な半導体記憶装置においても、各語構成毎に対応した端子の接続試験を行うことができる。
【０１１６】
請求項１０および請求項１１の半導体記憶装置を搭載した回路基板では、半導体記憶装置の各端子と各接続部との接続試験を行うことができる。
請求項１２の半導体記憶装置の接続試験方法では、必要な時のみ試験モードに移行し、半導体記憶装置の各端子と回路基板との接続試験を行うことができる。
【図面の簡単な説明】
【図１】請求項１ないし請求項９に記載の発明の基本原理を示すブロック図である。
【図２】請求項１０および請求項１２に記載の発明の基本原理を示すブロック図である。
【図３】請求項１１に記載の発明の基本原理を示すブロック図である。
【図４】本発明の半導体記憶装置、半導体記憶装置を搭載した回路基板、および半導体記憶装置の接続試験方法の第１の実施形態を示す全体構成図である。
【図５】フラッシュメモリの内部構成を示すブロック図である。
【図６】リセット発生回路を示す回路図である。
【図７】初期化回路を示す回路図である。
【図８】試験モード発生回路を示す回路図である。
【図９】変換回路を示す回路図である。
【図１０】演算回路を示す回路図である。
【図１１】出力変換回路を示す回路図である。
【図１２】出力変換回路を示す回路図である。
【図１３】出力変換回路を示す回路図である。
【図１４】試験モードの制御を示すタイミング図である。
【図１５】相互接続試験を実行する状態を示すタイミング図である。
【図１６】８ビットモード時における入力パターンと出力パターンの期待値とを示す説明図である。
【図１７】１６ビットモード時における入力パターンと出力パターンの期待値とを示す説明図である。
【図１８】本発明の半導体記憶装置の第２の実施形態を示す回路図である。
【図１９】本発明の半導体記憶装置を搭載した回路基板の第２の実施形態を示す全体構成図である。
【図２０】相互接続試験を実行する状態を示すタイミング図である。
【図２１】従来のバウンダリスキャン法の概要を示すブロック図である。
【符号の説明】
１１ プリント基板
１３、１３ａ、１３ｂ フラッシュメモリ
１５ メモリコントローラ
１７ ランド
１９ 配線パターン
２１ 入力バッファ部
２３ メモリセル部
２５ 行デコーダ
２７ 列デコーダ
２９ センスアンプ部
３１ 出力変換部
３３ 出力バッファ部
３５ 検出部
３７ SCITTデコーダ
３７ａ 変換回路
３７ｂ 演算回路
３９ 入力回路
４１ 出力回路
４３ リセット発生回路
４５ 初期化回路
４６ 試験モード発生回路
４７ 第１のラッチ
４９ 第２のラッチ
５１ 第３のラッチ
５２ リセットパルス発生器
５３ 活性化記憶回路
５５ 非活性化記憶回路
５７ 組み合わせ回路
５９ エントリラッチ
６１ イクジットラッチ
６７ａ、６７ｂ、６７ｃ、６７ｄ、６７ｅ XNORゲート
６７ｆ、６７ｇ、６７ｈ、６７ｊ XNORゲート
６９、７１、７３ 出力変換回路
７５ 反転回路
７６ 活性化禁止回路
７７ プリント基板
７９ 端子部
８１ 配線パターン
A0-A21、A-1 アドレス端子
/BYTE 切替端子
/CE チップイネーブル端子、チップイネーブル信号
DQ15/A-1 兼用端子
DQ0-DQ15 データ入出力端子
DQ0OUT-DQ15OUT、RY/BYOUT 出力信号
ENTRYB、ENTRY エントリ信号
EXITB、EXIT イクジット信号
MC メモリセル
/OE 出力イネーブル端子、出力イネーブル信号
/RESET リセット端子、リセット信号
RY/BY レディ/ビジー端子
SCADQ0-SCADQ7、SCARY/BY 演算結果信号
SCITT 試験モード信号
/WE ライトイネーブル端子、ライトイネーブル信号
【発明の属する技術分野】
本発明は、半導体記憶装置に係り、特に、試験機能を備えた半導体記憶装置に関する。
また、本発明は、回路基板に搭載された半導体記憶装置の接続試験方法に関する。
【０００２】
【従来の技術】
電子部品の小型化により、プリント基板等の実装密度は向上し、電子機器は小型化してきている。例えば、半導体記憶装置のパッケージの形状は、DIP（Dual In-line Package）、SOP（Small Outline Package）、TSOP（Thin Small Outline Package）へと小型化してきている。パッケージの小型化とともに、半導体記憶装置の端子の間隔は狭くなる傾向にある。最近では、半導体記憶装置の端子を２次元に配列したCSP（Chip Size Package）が開発されている。
【０００３】
プリント基板に電子部品を搭載した際の電子部品の端子とプリント基板との接続不良は、パッケージの小型化とともに増える傾向にある。また、端子とプリント基板との接続部分を直接確認することが困難になってきている。このため、プリント基板に電子部品を搭載した際の接続の確認を、簡易かつ確実に行う相互接続試験方法が望まれている。
【０００４】
従来、この種の相互接続試験方法として、バウンダリスキャン法が知られている。バウンダリスキャン法は、IEEE/ANSI Standard 1491.1として標準化されている試験方法である。
【０００５】
図２１は、バウンダリスキャン法の概要を示すブロック図である。
電子部品１ａ、１ｂおよびプリント基板２には、テストデータ入力（TDI）端子、テストモード選択（TMS）端子、テストクロック（TCK）端子、テストデータ出力（TDO）端子がそれぞれ形成されている。TDI端子、TDO端子、TCK端子、TMS端子は、試験専用の端子であり、試験以外に使用されることはない。電子部品１ａ、１ｂの上記試験端子とプリント基板２の上記試験端子とは、それぞれプリント基板２に形成された配線パターン３により接続されている。
【０００６】
電子部品１ａ、１ｂには、試験回路として複数のBSセル４、命令レジスタ５、バイパスレジスタ６、TAPコントローラ７が形成されている。各BSセル４は、コア部８に接続されている全ての端子Tに対応して配置されており、ラッチ機能を有している。命令レジスタ５は、TDI端子から供給される試験用の命令を記憶する回路である。バイパスレジスタ６は、TDI端子から供給されたデータをTDO端子に直接出力するための回路である。TAPコントローラ７は、TMS端子で受けたテストモード信号をデコードする機能を有している。
【０００７】
なお、図２１に示すように、複数の電子部品１ａ、１ｂがプリント基板２に搭載されている場合、電子部品１ａのTDO端子は、隣接する電子部品１ｂのTDI端子に接続されている。そして、プリント基板２には太線で示したループ上のスキャンパスPASSが形成されている。
上述した電子部品１ａ、１ｂおよびプリント基板２では、プリント基板２の外部に接続されたコントローラ（図示せず）は、上記各端子を制御してTDI端子から試験用の命令および入力パターンを入力する。電子部品１ａ、１ｂの各試験回路４、５、６、７は、入力された命令および入力パターンに応じて動作し、TDO端子から出力パターンを出力する。
【０００８】
コントローラは、出力パターンと期待値とを比較することで、電子部品１ａ、１ｂの各端子Tとプリント基板２との接続を確認する。そして、各端子Tのはんだ付け不良、および電子部品１ａ、１ｂの搭載位置のずれ等が検出される。
【０００９】
バウンダリスキャン法は、試験専用の端子を必要とし、電子部品の内部に多くの試験回路を必要とすることから、チップサイズへの影響が大きい。このため、主に、マイクロプロセッサ、ASIC（Application Specific IC）等のロジック製品に適用されている。
一方、半導体記憶装置等の相互接続試験方法として、SCITT（Static Component Interconnection Test Technology）法が開発されている。以下、SCITT法を適用したSDRAM（Synchronous DRAM）を例に説明する。
【００１０】
この種のSDRAMは、通常動作モードとは別に相互接続試験のための試験モードを有している。試験モードへの移行は、電源の投入時の初期化処理（パワーオンシーケンス）を行う前に、所定の端子に所定の信号を与えることで行われる。SDRAMのようなクロック同期式の半導体記憶装置は、内部回路の制御を電源の投入時と通常動作時とで、容易に区別することが可能である。このため、試験モードへの移行制御を電源の投入時のみに行うことで、通常動作モード時に誤って試験モードに移行することが防止されている。
【００１１】
試験モード中、SDRAMの各端子は、制御端子として使用される一部の端子を除いて、入力パターンを与える試験時入力端子または出力パターンを出力する試験時出力端子として使用される。このため、SCITT法では、専用の試験端子は不要である。また、SDRAMには、入力パターンを論理演算し、演算結果を出力パターンとして出力する簡単な演算回路が形成されている。相互接続試験に必要な回路の規模は、バウンダリスキャン法に比べて小さい。
【００１２】
上述したSCITT法では、例えば同一のプリント基板上に搭載されたメモリコントローラは、SDRAMの試験時入力端子に入力パターンを与える。SDRAMは、入力パターンを論理演算し、演算結果を出力パターンとして出力する。メモリコントローラは、出力パターンと期待値とを比較し、SDRAMの各端子とプリント基板との接続を確認する。そして、各端子のはんだ付け不良、およびチップの搭載位置のずれ等が検出される。
【００１３】
SCITT法では、電源端子、接地端子、テスト用の制御端子を除く全ての端子について、接続の確認を行うこと可能である。検出可能な不良は、０固定不良、１固定不良、オープン不良、およびAND型、OR型のショート不良である。
また、上述したように、SCITT法は、試験専用の端子が不要であり、試験に必要な回路の規模もバウンダリスキャン法に比べて小さい。このため、SCITT法を適用することによるチップサイズへの影響はほとんどない。
【００１４】
【発明が解決しようとする課題】
ところで、上述したバウンダリスキャン法では、電子部品１ａ、１ｂに試験専用のTDI端子、TMS端子、TCK端子、TDO端子と、命令レジスタ５、TAPコントローラ７等の試験回路とを形成しなくてはならない。このため、電子部品１ａ、１ｂのチップサイズが増大するという問題があった。チップサイズの増大は、製品のコストに直接影響するため、特に、DRAM等の半導体記憶装置にバウンダリスキャン法を適用することは困難であった。
【００１５】
また、上述したSCITT法は、SDRAM等のクロック同期式の半導体記憶装置への適用を対象にしている。具体的には、パワーオンシーケンスを有する半導体記憶装置への適用を対象とすることで、通常動作時に誤って試験モードに移行することが確実に防止される。
一方、パワーオンシーケンスを有しない非同期式の半導体記憶装置にSCITT法を適用する場合に、通常動作時に誤って試験モードに入ることを防止する技術は提案されていない。このため、現行のSCITT法を、フラッシュメモリ、SRAM等のクロック非同期式の半導体記憶装置に適用した場合には、通常動作時に誤って試験モードに移行してしまうおそれがあった。
【００１６】
また、フラッシュメモリ等のように、データの入出力端子を、例えば８ビットまたは１６ビットに切り替えるための切替端子を備えた半導体記憶装置に、SCITT法を適用する技術は提案されていない。
さらに、現行のSCITT法では、プリント基板に搭載された半導体記憶装置の端子が、外部と未接続である場合を想定しておらず、このような場合には、相互接続試験を正しく行うことができなかった。
【００１７】
本発明の目的は、通常動作時に誤って試験モードに移行することを防止することができる半導体記憶装置およびこの半導体記憶装置を搭載した回路基板を提供することにある。
本発明の別の目的は、試験専用の端子を設けることなく、試験モードに移行し、試験を行うことができる半導体記憶装置を提供することにある。
【００１８】
本発明のさらなる目的は、クロック非同期式の半導体記憶装置において、必要な時にのみ試験モードに移行し、試験を行うことにある。
本発明の別の目的は、入出力端子のデータの語構成を切替端子で切替可能な半導体記憶装置において、各語構成に対応する端子の接続試験を行うことにある。
本発明の別の目的は、試験モードから通常動作への移行の制御を容易に行うことができる半導体記憶装置を提供することにある。
【００１９】
本発明の別の目的は、製品の出荷前または出荷後に、予め試験部の活性化を禁止することができる半導体記憶装置を提供することにある。
本発明の別の目的は、簡易な構成の試験部で確実に接続試験を行うことができる半導体記憶装置を提供することにある。
本発明の別の目的は、必要な時のみ試験モードに移行し、半導体記憶装置の各端子と回路基板との接続試験を行うことができる半導体記憶装置の試験方法を提供することにある。
【００２０】
【課題を解決するための手段】
図１は、請求項１ないし請求項９に記載の発明の基本原理を示すブロック図である。
【００２１】
請求項１の半導体記憶装置は、検出部３５と試験部３７、３１とを備えて構成されている。
検出部３５は、電源の投入時に所定の端子の状態を複数回検出し、検出結果がいずれも期待値のときに試験部３７、３１を活性化する。試験部３７、３１の活性化により、半導体記憶装置１３の状態は試験モードに移行し、予め定められた試験が実行される。したがって、試験専用の端子を設けることなく、半導体記憶装置１３を試験モードに移行させ、試験を行うことが可能になる。また、クロック非同期式の半導体記憶装置１３においても、必要な時のみ試験モードに移行し、試験を行うことが可能になる。
【００２２】
試験部３７、３１が活性化するためには、検出部３５による複数回の検出時に、所定の端子の状態が全て期待値と一致することが必要である。このため、通常動作時においては、誤った動作または電源ノイズにより、試験部３７、３１が活性化し試験モードに移行することが防止される。
また、この半導体記憶装置では、検出部３５は、リセット端子に供給されるリセット信号の変化時に、それぞれ所定の端子の状態を検出する。通常動作時にリセット信号を変化させることはないため、誤って試験部３７、３１が活性化されることが防止される。試験部３７、３１の活性化には、検出部３５による所定の端子の状態の検出が必要であるため、万一、リセット信号が電源ノイズ等により変化した際にも、試験部３７、３１が活性化することはない。
【００２３】
請求項３の半導体記憶装置では、所定の端子に供給される信号は、入力回路３９を介して内部回路２３、２５、２７、２９および検出部３５に伝達される。入力回路３９は、リセット信号の信号レベルにかかわらず活性化されている。このため、リセット信号を変化させたときにも、検出部３５は所定の端子の状態を確実に検出することが可能になる。
【００２４】
請求項１の半導体記憶装置では、検出部３５は、リセット信号の連続した２回のエッジ変化時に、それぞれ所定の端子の状態を検出する。通常動作時にリセット信号を連続して変化させることはないため、誤って試験部３７、３１が活性化されることが防止される。試験部３７、３１の活性化には、検出部３５による所定の端子の状態の検出が必要であるため、万一、リセット信号が電源ノイズ等により変化した際にも、試験部３７、３１が活性化することはない。
【００２５】
請求項５の半導体記憶装置は、電源の投入後に試験部３７、３１が活性化されたことを記憶する活性化記憶回路５３を備えている。活性化記憶回路５３は、試験部３７、３１が活性化されたことを記憶している場合には、試験部３７、３１を再び活性化することを禁止する。このため、電源が投入された後に、試験部３７、３１が２回以上活性化されることはない。したがって、試験部３７、３１の活性化後の通常動作時に、検出部３５が所定の端子の状態を複数回検出した場合にも、試験部３７、３１が活性化されることが防止される。
【００２６】
請求項６の半導体記憶装置は、電源の投入後に試験部３７、３１が非活性化されたことを記憶する非活性化記憶回路５５を備えている。非活性化記憶回路５５は、試験部３７、３１が非活性化されたことを記憶している場合には、試験部３７、３１を再び活性化することを禁止する。このため、電源が投入された後に、試験部３７、３１が２回以上活性化されることはない。したがって、試験部３７、３１の活性化後の通常動作時に、検出部３５が所定の端子の状態を複数回検出した場合にも、試験部３７、３１が活性化されることが防止される。
【００２７】
請求項７の半導体記憶装置は、検出部３５の検出結果にかかわらず試験部３７、３１が活性化することが禁止される活性化禁止回路７６を備えている。このため、試験モードを必要としない顧客に半導体記憶装置１３を出荷することが予め分かっているときには、製造工程において、活性化禁止回路７６を所定の状態に設定することで、常に試験部３７、３１の活性化を禁止することが可能になる。また、試験部３７、３１による試験が終了した後、活性化禁止回路７６に所定値を設定することで、誤って試験部３７、３１が活性化されることが防止される。
【００２８】
請求項８の半導体記憶装置では、試験部３７、３１は演算回路３７ｂを備えている。また、試験部３７、３１の活性化期間中、端子の一部は試験時入力端子または試験時出力端子として使用される。演算回路３７ｂは、試験時入力端子を介して供給される入力パターンを論理演算し、演算結果を出力パターンとして試験時出力端子から出力する。このため、例えば、外部の制御装置等から試験時入力端子を介して入力パターンを供給し、試験時出力端子介して出力パターンを受けることで、各端子の接続不良を見つけることが可能になる。したがって、試験専用の端子を設けることなく、接続試験を行うことが可能になる。例えば、半導体記憶装置１３が回路基板に搭載されている場合には、各端子と回路基板との接続試験を行うことが可能になる。
【００２９】
請求項９の半導体記憶装置は、内蔵する記憶素子MCへのデータの読み書きに使用する入出力端子と、データの語構成の拡張時に入出力端子とともに使用される拡張時入出力端子と、語構成を切り替える切替端子とを備えている。通常動作時には、切替端子の制御によって、入出力端子のみまたは入出力端子と拡張時入出力端子との両方が、データの読み書きに使用される。試験部３７、３１の活性化時には、入出力端子および拡張時入出力端子は、ともに試験時出力端子になる。このため、演算回路３７ｂによる演算結果は、切替端子の制御状態により、入出力端子のみまたは入出力端子と拡張時入出力端子との両方から出力される。また、入出力端子からは、語構成の非拡張時と拡張時とで異なる出力パターンが出力される。したがって、データの入出力端子の語構成を切替端子で切替可能な半導体記憶装置１３においても、各語構成に対応する端子の接続試験を行うことが可能になる。
【００３０】
図２は、請求項１０および請求項１２に記載の発明の基本原理を示すブロック図である。図３は、請求項１１に記載の発明の基本原理を示すブロック図である。
請求項１０の半導体記憶装置を搭載した回路基板は、請求項８記載の半導体記憶装置の端子をそれぞれ接続する接続部１７と、制御回路１５とを備えている。制御回路は、接続部１７を介して半導体記憶装置１３の所定の端子に信号を与え試験部３７、３１を活性化する。制御回路１５は、接続部１７を介して試験時入力端子に入力パターンを与えるとともに試験時出力端子から出力される出力パターンを受ける。このため、出力パターンと期待値とを比較することで、半導体記憶装置１３の各端子と各接続部１７との接続試験を行うことが可能になる。
【００３１】
請求項１１の半導体記憶装置を搭載した回路基板は、請求項８記載の半導体記憶装置の端子をそれぞれ接続する接続部１７と端子部７９とを備えている。端子部７９は、接続部１７を介して半導体記憶装置１３ａ、１３ｂの端子に接続されている。このため、例えば、回路基板７７の外部から端子部７９を介して所定の端子に信号を与え、試験時入力端子に入力パターンを与え、試験時出力端子から出力される出力パターンを受けることで、半導体記憶装置１３の各端子と各接続部１７との接続試験を行うことが可能になる。
【００３２】
請求項１２の半導体記憶装置の接続試験方法では、先ず、回路基板に搭載された請求項８記載の半導体記憶装置の所定の端子に、所定の信号を複数回与えることで、半導体装置の試験部３７、３１が活性化される。次に、試験時入力端子に入力パターンが与えらられる。次に、試験時出力端子から出力される出力パターンを受けて、予め用意された期待値と比較することで、半導体記憶装置１３の各端子と回路基板１１との接続試験が行われる。
【００３３】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図４は、本発明の半導体記憶装置の第１の実施形態、半導体記憶装置を搭載した回路基板の第１の実施形態、および半導体記憶装置の接続試験方法の一実施形態を示している。この実施形態は請求項１ないし請求項６、請求項８ないし請求項１０、および請求項１２に対応している。
【００３４】
図４において、プリント基板１１上には、６４メガビットのフラッシュメモリ１３およびメモリコントローラ１５が搭載されている。ここで、プリント基板１１、フラッシュメモリ１３、およびメモリコントローラ１５は、それぞれ回路基板、半導体記憶装置、および制御回路に対応している。フラッシュメモリ１３の端子（/BYTE等）とメモリコントローラ１５の端子とは、それぞれプリント基板１１に形成されたランド１７にはんだ付けされている。ランド１７は接続部に対応している。フラッシュメモリ１３側のランド１７とメモリコントローラ１５側のランド１７とは、図中矢印で示した配線パターン１９で互い接続されている。矢印の向きは、信号が供給される向きを示している。
【００３５】
メモリコントローラ１５は、ゲートアレイ等のロジックLSIで形成されている。メモリコントローラ１５は、フラッシュメモリ１３の通常動作のための制御回路、後述するフラッシュメモリ１３のSCITTデコーダ３７を活性化するための制御回路、試験のための入力パターンをフラッシュメモリ１３に供給する回路、および入力パターンに対応してフラッシュメモリ１３から出力される出力パターンと期待値とを比較する回路を有している。
【００３６】
あるいは、メモリコントローラ１５は、フラッシュメモリ１３の通常動作のための制御回路、およびバウンダリスキャンの機能を有しており、図２１に示したBSセル４等を動作させることにより、後述するフラッシュメモリ１３のSCITTデコーダ３７を活性化するための制御信号の供給、試験のための入力パターンをフラッシュメモリ１３に供給、および、入力パターンに対応してフラッシュメモリ１３から出力される出力パターンを取得する機能を有する。
【００３７】
フラッシュメモリ１３およびメモリコントローラ１５は、それぞれ、切替端子/BYTE、リセット端子/RESET、チップイネーブル端子/CE、ライトイネーブル端子/WE、出力イネーブル端子/OE、アドレス端子A0-A21、データ入出力端子DQ0-DQ14、兼用端子DQ15/A-1、およびレディ/ビジー端子RY/BYを有している。フラッシュメモリ１３のチップイネーブル端子/CE、ライトイネーブル端子/WEは、活性化端子、制御端子に対応している。フラッシュメモリ１３のデータ入出力端子DQ0-DQ14、兼用端子DQ15/A-1は、拡張時入出力端子に対応している。/BYTE、/RESET等の「/」の表現は、負論理、すなわち低レベル時に有効になることを意味している。レディ/ビジー端子RY/BYは、フラッシュメモリ１３がレディ状態またはビジー状態であることを示す端子である。兼用端子DQ15/A-1は、フラッシュメモリ１３の切換端子/BYTEに低レベルの信号が供給されたときにアドレス端子A-1になり、切換端子/BYTEに高レベルの信号が供給されたときにデータ入出力端子DQ15になる端子である。
【００３８】
フラッシュメモリ１３は、切替端子/BYTEにより、データ入出力の語構成を切り替える機能を有している。フラッシュメモリ１３は、切換端子/BYTEに低レベルが入力されたときに８ビットモードになる。このとき、上位のデータ入出力端子DQ8-DQ14は使用されない。フラッシュメモリ１３は、切換端子/BYTEに高レベルが入力されたときに１６ビットモードになる。このとき、兼用端子DQ15/A-1はデータ入出力端子DQ15になり、下位および上位のデータ入出力端子DQ0-DQ15の全てが使用される。
【００３９】
図５は、フラッシュメモリ１３の内部構成を示すブロック図である。なお、以降の説明では、「リセット信号/RESET」のように、端子を介して供給される信号には、端子名の符号と同じ符号を使用する。図中、太い矢印は、複数本からなる信号線を示している。
フラッシュメモリ１３は、入力バッファ部２１、メモリセル部２３、行デコーダ２５、列デコーダ２７、センスアンプ部２９、出力変換部３１、出力バッファ部３３、検出部３５、およびSCITTデコーダ３７を有している。SCITTデコーダ３７および出力変換部３１は、試験部に対応している。メモリセル部２３、行デコーダ２５、列デコーダ２７、およびセンスアンプ部２９は、内部回路に対応している。データ入出力端子DQ0-DQ15の入力回路およびメモリセル部２３への書き込み回路は、図示を省略している。
【００４０】
入力バッファ部２１は、複数の入力回路３９で構成されている。各入力回路３９は、メモリコントローラ１５から供給される入力信号を内部信号に変換し、これ等内部信号をチップ内部に向けて出力している。具体的には、切換信号/BYTEは切換信号BYTE、BYTEBに変換され、リセット信号/RESETはハードウエアリセット信号HWRESET、HWRESETBに変換され、チップイネーブル信号/CEはチップイネーブル信号CE、CEBに変換され、ライトイネーブル信号/WEはライトイネーブル信号WE、WEBに変換され、出力イネーブル信号/OEは出力イネーブル信号OE、OEBに変換され、アドレス信号A0-A21、A-1はアドレス信号SCA0-SCA21、SCA-1に変換されている。チップイネーブル信号/CEは、活性化信号に対応している。ライトイネーブル信号/WEは、書き込み制御信号および読み出し制御信号に対応している。符号の最後に「B」が付く内部信号は、負論理の信号である。それ以外の内部信号は正論理の信号である。なお、各入力回路３９は、リセット信号/RESETによって制御されていない。このため、入力回路３９に供給される信号は、リセット信号/RESETの入力レベルによらず、常に内部信号として出力される。
【００４１】
行デコーダ２５には、アドレス信号SCA13-SCA21が供給され、列デコーダ２７には、アドレス信号SCA0-SCA12が供給されている。メモリセル部２３には、複数のメモリセルMCが縦横に配置されている。メモリセルMCは記憶素子に対応している。行デコーダ２５および列デコーダ２７は、それぞれ行方向および列方向のメモリセルMCを選択する回路である。選択されたメモリセルMCから出力される信号は、列デコーダ２７およびビット線BL介してセンスアンプ部２９に出力されている。センスアンプ２９はメモリセルMCから出力される微小な信号を増幅し、データ出力信号SOUT0-15として出力する機能を有している。出力変換部３１は、データ出力信号SOUT0-15、内部レディ/ビジー信号IRY/BY、切換信号BYTEB、演算結果信号SCADQ0-SCADQ7、SCARY/BY、および試験モード信号SCITTを受けて、出力バッファ部３３に出力信号DQ0OUT-DQ15OUT、RY/BYOUTを出力している。
【００４２】
出力バッファ部３３は、複数の出力回路４１で構成されている。各出力回路４１は、出力信号DQ0OUT-DQ15OUT、RY/BYOUTを受けて、それぞれデータ入出力信号DQ0-DQ15、レディ/ビジー信号RY/BYを外部に出力している。出力バッファ部３３は、出力イネーブル信号OEBで制御されており、出力バッファ部３３からの信号の出力は、出力イネーブル信号OEBが低レベルのときのみ行われる。
【００４３】
検出部３５は、電源オン信号VCCDC、ハードウエアリセット信号HWRESET、ライトイネーブル信号WE、チップイネーブル信号CEを受けて、試験モード信号SCITTを出力している。
SCITTデコーダ３７は、切換信号BYTE、ライトイネーブル信号WE、アドレス信号SCA0-SCA21、SCA-1を受けて、演算結果信号SCADQ0-SCADQ7、SCARY/BYを出力している。
【００４４】
なお、以降の説明を分かりやすくするため、例えば、「リセット信号RESET」を「RESET信号」、「ライトイネーブル信号WE」を「WE信号」、「チップイネーブル信号CE」を「CE信号」というように、各信号名を略して表すことがある。
図６ないし図８は、検出部３５の詳細を示している。検出部３５は、リセット発生回路４３、初期化回路４５、試験モード発生回路４６で構成されている。
【００４５】
リセット発生回路４３は、図６に示すように、３入力のNANDゲート４３ａ、２入力のNORゲート４３ｂ、およびインバータ４３ｃを直列に接続して構成されている。NANDゲート４３ａの入力には、CE信号、WE信号、およびVCCDC信号が供給されている。NANDゲート４３ａの出力は、NORゲート４３ｂの一方の入力に接続されている。NORゲート４３ｂの他方の入力には、後述するイクジット信号EXITが供給されている。NORゲート４３ｂからはリセット信号RESETBが出力されている。インバータ４３ｃは、リセット信号RESETBを受けてリセット信号RESETを出力している。
【００４６】
初期化回路４５は、図７に示すように、２つのインバータの入力と出力とを相互に接続した第１のラッチ４７、第２のラッチ４９、および第３のラッチ５１を有している。
第１のラッチ４７の入力４７ａには、nMOS４５ａのドレインおよびnMOS４５ｂのソースが接続されている。nMOS４５ａのソースは接地VSSに接続され、nMOS４５ｂのドレインは電源VCCに接続されている。nMOS４５ａのゲートには、HWRESET信号が供給されている。nMOS４５ｂのゲートには、リセットパルス発生器５２の出力が接続されている。リセットパルス発生器５２には、HWRESET信号が供給されている。リセットパルス発生器５２は、/RESET信号が、低レベルから高レベルに変化した際に、正パルスを出力する回路である。第１のラッチ４７の出力４７ｂは、インバータ４５ｃに接続されている。インバータ４５ｃの出力は３入力のAND回路４５ｄの入力に接続されている。AND回路４５ｄの他の入力には、CE信号およびWE信号が供給されている。AND回路４５ｄは、試験モードイネーブル信号SCITT-ENを出力している。CE信号およびWE信号は、後述する試験モードに移行するためのレベル検出信号として使用されている。
【００４７】
第２のラッチ４９の入力４９ａには、nMOS４５ｅのドレインおよびnMOS４５ｆのソースが接続されている。nMOS４５ｅのソースは接地VSSに接続されている。nMOS４５ｅのゲートには、RESET信号が供給されている。nMOS４５ｆのドレインには、SCITT-EN信号が供給されている。nMOS４５ｆのゲートには、HWRESETB信号が供給されている。第２のラッチ４９の出力４９ｂは、nMOS４５ｇを介して第３のラッチ５１の入力５１ａに接続されている。nMOS４５ｇのゲートには、HWRESET信号が供給されている。
【００４８】
第３のラッチ５１の入力５１ａには、pMOS４５ｈのドレインが接続されている。pMOS４５ｈのソースは電源VCCに接続されている。pMOS４５ｈのゲートには、RESETB信号が供給されている。第３のラッチ５１の出力５１ｂは、２個のインバータを縦続接続したインバータ列４５ｊの入力に接続されている。インバータ列４５ｊは、試験モード設定信号SCITT-SETを出力している。
【００４９】
試験モード発生回路４６は、図８に示すように、活性化記憶回路５３、非活性化記憶回路５５、および組み合わせ回路５７で構成されている。
活性化記憶回路５３は、直列に接続されたpMOS５３ａ、nMOS５３ｂ、５３ｃと、２つのインバータの入力と出力とを相互に接続したエントリラッチ５９と、縦続接続された２つのインバータ５３ｄ、５３ｅとで構成されている。pMOS５３ａのソースは電源VCCに接続されている。nMOS５３ｃのソースは接地VSSに接続されている。pMOS５３ａのゲートおよびnMOS５３ｃのゲートには、VCCDC信号が供給されている。nMOS５３ｂのゲートには、SCITT-SET信号が供給されている。pMOS５３ａおよびnMOS５３ｂのドレインはエントリラッチ５９の入力５９ａに接続されている。エントリラッチ５９の出力５９ｂは、インバータ５３ｄの入力に接続されている。インバータ５３ｄおよびインバータ５３ｅは、それぞれエントリ信号ENTRYB、ENTRYを出力している。
【００５０】
非活性化記憶回路５５は、直列に接続されたpMOS５５ａ、nMOS５５ｂ、５５ｃと、２つのインバータの入力と出力とを相互に接続したイクジットラッチ６１と、縦続接続された２つのインバータ５５ｄ、５５ｅとで構成されている。pMOS５５ａのソースは電源VCCに接続されている。nMOS５５ｃのソースは接地VSSに接続されている。pMOS５５ａのゲートおよびnMOS５５ｃのゲートには、VCCDC信号が供給されている。nMOS５５ｂのゲートには、２入力のNORゲート５５ｆの出力が接続されている。NORゲート５５ｆの入力には、ENTRYB信号およびHWRESET信号が供給されている。pMOS５５ａおよびnMOS５５ｂのドレインは、イクジットラッチ６１の入力６１ａに接続されている。イクジットラッチ６１の出力６１ｂは、インバータ５５ｄの入力に接続されている。インバータ５５ｄおよびインバータ５５ｅは、それぞれイクジット信号EXITB、EXITを出力している。
【００５１】
組み合わせ回路５７は、インバータ５７ａ、２入力のNORゲート５７ｂ、および２つのインバータを縦続接続したインバータ列５７ｃで構成されている。インバータ５７ａの入力には、ENTRY信号が供給されている。インバータ５７ａの出力はNORゲート５７ｂの一方の入力に接続されている。NORゲート５７ｂの他方の入力には、EXIT信号が供給されている。NORゲート５７ｂの出力はインバータ列５７ｃの入力に接続されている。インバータ列５７ｃは試験モード信号SCITTを出力している。
【００５２】
図９および図１０は、SCITTデコーダ３７の詳細を示している。SCITTデコーダ３７は、変換回路３７ａおよび演算回路３７ｂを有している。変換回路３７ａは、入力端子が減り、出力端子が増える１６ビットモード時に、演算回路３７ｂの異なる入力に、同一の信号（WEB信号）を供給するための回路である。演算回路３７ｂは、メモリコントローラ１５から供給される入力パターンを演算し、出力パターンを出力する機能を有している。
【００５３】
変換回路３７ａは、図９に示すように、インバータ６３ａと、pMOSおよびnMOSのソース・ドレインを相互に接続したMOSスイッチ６３ｂ、６３ｃとで構成されている。インバータ６３ａの入力、MOSスイッチ６３ｂのpMOSのゲート、およびMOSスイッチ６３ｃのnMOSのゲートには、インバータ６５を介してBYTE信号が供給されている。インバータ６３ａの出力は、MOSスイッチ６３ｂのnMOSのゲート、およびMOSスイッチ６３ｃのpMOSのゲートとに接続されている。MOSスイッチ６３ｂの入力には、アドレス信号SCA-1が供給されている。MOSスイッチ６３ｃの入力には、WEB信号が供給されている。MOSスイッチ６３ｂ、６３ｃの出力は互いに接続されており、デコード用信号SCA-2として出力されている。変換回路３７ａにより、８ビットモード時と１６ビットモード時とで、演算回路３７ｂを共通に使用することが可能になる。
【００５４】
演算回路３７ｂは、図１０に示すように、６入力のXNORゲート６７ａ、６７ｂ、６７ｃ、６７ｄ、６７ｅ、４入力のXNORゲート６７ｆ、６７ｇ、６７ｈ、および２入力のXNORゲート６７ｊを有している。各XNORゲートは、入力信号の排他的論理和を反転して出力する回路である。XNORゲート６７ａは、アドレス信号SCA0、SCA8-SCA12を受けて、演算結果であるデコード信号SCADQ0を出力している。XNORゲート６７ｂは、アドレス信号SCA1、SCA13-SCA17を受けて、デコード信号SCADQ1を出力している。XNORゲート６７ｃは、アドレス信号SCA2、SCA18-SCA21、WEB信号を受けて、デコード信号SCADQ2を出力している。XNORゲート６７ｄは、アドレス信号SCA3、SCA8、SCA13、SCA18、WEB信号、SCA-2信号を受けて、デコード信号SCADQ3を出力している。XNORゲート６７ｅは、アドレス信号SCA4、SCA9、SCA14、SCA19、WEB信号、SCA-2信号を受けて、デコード信号SCADQ4を出力している。XNORゲート６７ｆは、アドレス信号SCA5、SCA10、SCA15、SCA20を受けて、デコード信号SCADQ5を出力している。XNORゲート６７ｇは、アドレス信号SCA6、SCA11、SCA16、SCA21を受けて、デコード信号SCADQ6を出力している。XNORゲート６７ｈは、アドレス信号SCA7、SCA12、SCA17、WEB信号を受けて、デコード信号SCADQ7を出力している。XNORゲート６７ｊは、アドレス信号SCA0、SCA-2信号を受けて、デコード信号SCARY/BYを出力している。なお、演算回路３７ｂは、試験モード信号SCITTが高レベルのときのみ活性化し動作する回路である。
【００５５】
図１１ないし図１３は、出力変換部３１の詳細を示している。出力変換部３１は、後述する試験モード時に、データ入出力端子DQ0-DQ15およびレディ/ビジー端子を試験時出力端子に変換する機能を有している。試験時出力端子は、試験モード時に演算回路３７ｂが生成する出力パターンを外部に出力する端子である。出力変換部３１は、試験時出力端子の種類に応じて３つの出力変換回路６９、７１、７３を有している。
【００５６】
図１１に示す出力変換回路６９は、データ入出力信号DQ0-DQ7に対応するデータ出力信号SOUT0-SOUT7をそれぞれ出力するための回路である。各出力変換回路６９は反転回路７５、３つのインバータ６９ａ、６９ｂ、６９ｃ、および図９に示した変換回路６３で構成されている。反転回路７５は、インバータ７５ａ、MOSスイッチ７５ｂ、およびCMOSインバータ７５ｃで構成されている。CMOSインバータ７５ｃのpMOSのソース、MOSスイッチ７５ｂのpMOSのゲート、およびインバータ７５ａの入力には、入力端子IN1が接続されている。CMOSインバータ７５ｃのnMOSのソース、およびMOSスイッチ７５ｂのnMOSのゲートには、インバータ７５ａの出力が接続されている。MOSスイッチ７５ｂの入力およびCMOSインバータ７５ｃの入力には、入力端子IN2が接続されている。MOSスイッチ７５ｂの出力とCMOSインバータ７５ｃの出力とは、互いに接続されている。これ等出力はインバータ６９ｂを介して変換回路６３のMOSスイッチ６３ｃの入力に接続されている。変換回路６３のMOSスイッチ６３ｂの入力には、インバータ６９ａの出力が接続されている。インバータ６９ａの入力には、入力端子IN3が接続されている。変換回路６３のインバータ６３ａの入力には、入力端子IN4が接続されている。変換回路６３の出力は、インバータ６９ｃを介して出力端子OUT1に接続されている。
【００５７】
各出力変換回路６９の入力端子IN1および入力端子IN4には、BYTEB信号およびSCITT信号が供給されている。各出力変換回路６９の入力端子IN2、IN3には、データ入出力信号DQ0-DQ7の各ビットに対応して、それぞれデコード信号SCADQ0-SCADQ7、データ出力信号SOUT0-SOUT7が供給されている。同様に、各出力変換回路６９の出力端子OUT1からは、データ入出力信号DQ0-DQ7の各ビットに対応して、出力信号DQ0OUT-DQ7OUTが出力されている。
【００５８】
図１２に示す出力変換回路７１は、データ入出力信号DQ8-DQ15に対応するデータ出力信号SOUT8-SOUT15をそれぞれ出力するための回路である。出力変換回路７１は、図１１に示した出力変換回路６９から反転回路７５を除いた回路で構成されている。すなわち、入力端子IN2はインバータ７１ｂを介して変換回路６３のMOSスイッチ６３ｃの入力に直接接続されている。
【００５９】
また、各出力変換回路７１の入力端子IN4には、SCITT信号が供給されている。各出力変換回路７１の入力端子IN2には、データ入出力信号DQ8-DQ15の各ビットから「８」を減じた数に対応して、それぞれデコード信号SCADQ0-SCADQ7が供給されている。各出力変換回路７１の入力端子IN3には、データ入出力信号DQ8-DQ15の各ビットに対応して、それぞれデータ出力信号SOUT8-SOUT15が供給されている。同様に、各出力変換回路７１の出力端子OUT1からは、データ入出力信号DQ8-DQ15の各ビットに対応して、出力信号DQ8OUT-DQ15OUTが出力されている。
【００６０】
図１３に示す出力変換回路７３は、図１２に示した出力変換回路７１と同一の回路である。入力端子IN2、IN3、IN4には、それぞれSCARY/BY信号、IRY/BY信号、SCITT信号が供給されている。出力端子OUT1からは、出力信号RY/BYOUTが出力されている。
【００６１】
上述したフラッシュメモリ１３およびメモリコントローラ１５を搭載したプリント基板１１では、以下示すように、フラッシュメモリ１３の各端子と、プリント基板１１のランド１７との相互接続試験が行われる。
相互接続試験では、先ず、電源の立ち上げ時にメモリコントローラ１５は、フラッシュメモリ１３を制御して試験モードに移行させる。図１４は、フラッシュメモリ１３が試験モードに移行し、さらに試験モードから通常動作モードに移行するときの主要な信号のタイミングを示している。
【００６２】
電源が投入されると、電源VCCは徐々に所定の電圧まで上昇する。このとき、メモリコントローラ１５は、/RESET信号を低レベルにしている（図１４(ａ)）。VCCDC信号は、電源VCCの立ち上がりから時間T1だけ遅れて高レベルになる。図７のHWRESET信号は、/RESET信号の低レベルにより高レベルになり、nMOS４５ａはオンし、第１のラッチ４７の出力４７ｂは高レベルになる。出力４７ｂの高レベルにより、試験モードイネーブル信号SCITT-ENは低レベルになる。VCCDC信号が低レベルの間、図６のRESET信号およびRESETB信号は、それぞれ高レベルおよび低レベルになる。このため、図７のnMOS４５ｅはオンし、第２のラッチ４９の出力４９ｂは高レベルになる。HWRESETB信号は、/RESET信号の低レベルにより低レベルになり、nMOS４５ｆはオフする。PMOS４５ｈはオンし、第３のラッチ５１の出力５１ｂは低レベルになる。出力５１ｂの低レベルにより、試験モード設定信号SCITT-SETは低レベルになる。
【００６３】
図８の活性化記憶回路５３では、VCCDC信号の低レベル期間にpMOS５３ａがオンし、エントリラッチ５９の出力５９ｂは低レベルになる。エントリラッチ５９の低レベルにより、ENTRYB信号、ENTRY信号は、それぞれ高レベル、低レベルになる。ENTRY信号の高レベルにより、試験モード信号SCITTは低レベルになる（図１４(ｂ)）。
【００６４】
図８の非活性化記憶回路５５では、VCCDC信号の低レベル期間にpMOS５５ａがオンし、イクジットラッチ６１の出力６１ｂは低レベルになる。エントリラッチ６１の低レベルにより、EXITB信号、EXIT信号は、それぞれ高レベル、低レベルになる（図１４(ｂ)）。
VCCDC信号は、電源の投入時以外に低レベルになることはないため、これ以降、エントリラッチ５９の入力５９ａおよびイクジットラッチ６１の入力６１ａに高レベルが供給されることはない。すなわち、エントリラッチ５９の出力５９ｂおよびイクジットラッチ６１の出力６１ｂは、高レベルに変化した後、再び低レベルにはならない。
【００６５】
次に、メモリコントローラ１５は、/WE信号、/CE信号を低レベルにする。/WE信号、/CE信号の低レベルにより、図６のRESET信号およびRESETB信号は、それぞれ低レベルおよび高レベルになる。したがって、図７のnMOS４５ｅ、pMOS４５ｈはオフする。
メモリコントローラ１５は、/WE信号、/CE信号を低レベルにした状態で、/RESET信号を高レベルにする（図１４(ｃ)）。図７のHWRESET信号、HWRESETB信号は、/RESET信号の高レベルにより、それぞれ低レベル、高レベルになる。HWRESET信号の低レベルにより、NMOS４５ａはオフする。リセットパルス発生器５２は、正パルスをnMOS４５ｂのゲートに供給する。nMOS４５ｂは所定の期間オンし、第１のラッチ４７の出力４７ｂは低レベルになる。CE信号、WE信号はいずれも高レベルであるため、出力４７ｂの低レベルにより、試験モードイネーブル信号SCITT-ENは高レベルになる。すなわち、/RESET信号の立ち上がりエッジで、/CE信号の低レベル、/WE信号の低レベルの検出（１回目）が行われる。
【００６６】
nMOS４５ｆは、HWRESETB信号の高レベルによりオンするため、SCITT-EN信号の高レベルは、第２のラッチ４９に伝達される。第２のラッチの出力４９ｂは低レベルになる。NMOS４５ｇは、HWRESET信号の低レベルによりオフしているため、第２のラッチの出力４９ｂの低レベルは、第３のラッチ５１には伝達されない。すなわち、第３のラッチ５１の出力５１ｂおよび試験モード設定信号SCITT-SETは低レベルを保持する。
【００６７】
次に、メモリコントローラ１５は、/WE信号、/CE信号を低レベルにした状態で、/RESET信号を低レベルにする（図１４(ｄ)）。/RESET信号の低レベルにより、図７のHWRESET信号は高レベルになり、HWRESETB信号は低レベルになる。
HWRESET信号の高レベルにより、nMOS４５ａはオンする。nMOS４５ａのオンにより、第１のラッチ４７の出力４７ｂは、再び高レベルになり、試験モードイネーブル信号SCITT-ENは低レベルになる。また、HWRESET信号の高レベルにより、nMOS４５ｇはオンし、第２のラッチ４９の出力４９ｂの低レベルは、第３のラッチ５１に伝達される。この際、図６のCE信号、WE信号、VCCDC信号はいずれも高レベルであり、EXIT信号は低レベルであるため、RESETB信号は高レベルを保持する。したがって、図７のpMOS４５ｈはオフ状態を保持する。このため、第３のラッチ５１の出力５１ｂは高レベルになり、試験モード設定信号SCITT-SETは高レベルになる。すなわち、/RESET信号の立ち上がりエッジで、/CE信号の低レベル、/WE信号の低レベルの検出（２回目）が行われる。
【００６８】
図８の活性化記憶回路５３のnMOS５３ｂは、試験モード設定信号SCITT-SETの高レベルによりオンする。VCCDC信号は高レベルであるため、エントリラッチ５９の出力５９ｂは高レベルになる。出力５９ｂの高レベルにより、ENTRYB信号、ENTRY信号は、それぞれ低レベル、高レベルになる（図１４(ｅ)）。EXIT信号は低レベルを保持しているため、ENTRY信号の高レベルにより、試験モード信号SCITTは高レベルになる（図１４(ｆ)）。
【００６９】
試験モード信号SCITTの高レベルにより、フラッシュメモリ１３は試験モードに移行する。試験モードへの移行により、フラッシュメモリ１３のアドレス端子A0-A21、ライトイネーブル端子/WEは、入力パターンを受ける試験時入力端子になる。なお、８ビットモード時には、兼用端子DQ15/A-1も試験時入力端子になる。フラッシュメモリ１３は、図１０に示した演算回路３７ｂを活性化し、図１１ないし図１３に示した出力変換回路６９、７１、７３の各変換回路６３の出力経路をデコード信号側に切り替える。
【００７０】
例えば、/BYTE信号が低レベル（８ビットモード）のときには、各出力変換回路６９から出力される出力信号DQ0OUT-DQ7OUTは、デコード信号SCADQ0-SCADQ7と同一の論理になる。各出力変換回路７１から出力される出力信号DQ8OUT-DQ15OUTは、デコード信号SCADQ0-SCADQ7と同一の論理になる。出力変換回路７３から出力される出力信号RY/BYOUTは、デコード信号SCARY/BYと同一の論理になる。
【００７１】
また、/BYTE信号が高レベル（１６ビットモード）のときには、各出力変換回路６９から出力される出力信号DQ0OUT-DQ7OUTは、デコード信号SCADQ0-SCADQ7と反対の論理になる。各出力変換回路７１から出力される出力信号DQ8OUT-DQ15OUTは、デコード信号SCADQ0-SCADQ7と同一の論理になる。出力変換回路７３から出力される出力信号RY/BYOUTは、デコード信号SCARY/BYと同一の論理になる。すなわち、１６ビットモード時には、同じデコード信号SCADQ0-SCADQ7を使用して、論理の反転した出力信号DQ0OUT-DQ7OUT、DQ8OUT-DQ15OUTが生成される。
【００７２】
この後、メモリコントローラ１５は、/RESET信号を低レベルに保持した状態で相互接続試験を実行する。相互接続試験を完了した後、メモリコントローラ１５は、/RESET信号を高レベルにする（図１４(ｇ)）。
図８の非活性化記憶回路５５のNORゲート５５ｆの出力は、ENTRYB信号およびHWRESET信号の低レベルを受けて高レベルになる。nMOS５５ｂは、NORゲート５５ｆの出力を受けてオンする。VCCDC信号は高レベルであるため、イクジットラッチ６１の出力６１ｂは高レベルになる。出力６１ｂの高レベルにより、EXITB信号、EXIT信号は、それぞれ低レベル、高レベルになる（図１４(ｈ)）。EXIT信号の高レベルにより、組み合わせ回路５７のNORゲート５７ｂの出力は低レベルになり、試験モード信号SCITTは低レベルになる（図１４(ｊ)）。
【００７３】
試験モード信号SCITTの低レベルにより、フラッシュメモリ１３は試験モードを終了する。/RESET信号は高レベルであるため、フラッシュメモリ１３は、試験モードの終了と同時に通常動作モードに移行する。演算回路３７ｂは非活性化され、出力変換回路６９、７１、７３は、各変換回路６３の出力経路を通常動作時の出力信号側に切り替える。/RESET信号の高レベルへの変化で試験モードが終了するため、通常動作モードへの移行は簡単な制御回路で行うことが可能である。
【００７４】
図１５は、メモリコントローラ１５およびフラッシュメモリ１３が相互接続試験を実行する際の主要な信号のタイミングを示している。
メモリコントローラ１５は、/RESET信号を低レベルにし、フラッシュメモリ１３を試験モードに移行させた後、時間T2後に出力イネーブル信号/OEを高レベルから低レベルにする。フラッシュメモリ１３は、/OE信号の低レベルを受けて図５に示した出力バッファ部の各出力回路４１を活性化する。
【００７５】
次に、メモリコントローラ１５は、フラッシュメモリ１３の試験時入力端子に、所定の周期で入力パターンを供給する。フラッシュメモリ１３は、入力パターンを受けて演算回路３７ｂで論理演算を実行し、演算結果を出力パターンとして試験時出力端子から出力する。メモリコントローラ１５は、出力パターンを受けて期待値と比較し、フラッシュメモリ１３の端子とランド１７との接続状態を判定する。メモリコントローラ１５は、全ての出力パターンを判定した後、/RESET信号を高レベルにして、試験モードを終了する。
【００７６】
図１６は、メモリコントローラ１５が試験時入力端子に供給する入力パターンと、試験時出力端子から出力される出力パターンの期待値との一例を示している。図１６は、フラッシュメモリ１３を８ビットモードで動作させる場合の試験パターンである。このため、出力パターンのうち網掛けで示したデータ出力端子DQ8-DQ15の出力パターンは、フラッシュメモリ１３の内部では生成されるが、外部には出力されない。この例では、着目する１つの試験時入力端子のみに、順次高レベルのデータ（図中の「１」）を与えるWalking-1パターン、全ての試験時入力端子に低レベルのデータを与えるAll-0パターン、着目する１つの試験時入力端子のみに、順次低レベルのデータ（図中の「０」）を与えるWalking-0パターン、および全ての試験時入力端子に高レベルのデータを与えるオールAll-1パターンを使用して相互接続試験を行っている。
【００７７】
図１７は、メモリコントローラ１５が試験時入力端子に供給する入力パターンと、試験時出力端子から出力される出力パターンの期待値との別の例を示している。図１７は、フラッシュメモリ１３を１６ビットモードで動作させる場合の試験パターンである。各試験パターンは、下位のDQ0-DQ7信号の期待値が、重複しないように生成されている、また、下位のDQ0-DQ7信号の出力パターンは、一部を除き図１６に示した８ビットモード時の下位のDQ0-DQ7信号の出力パターンの反転論理になっている。このような試験パターンにすることで、演算回路３７ｂを、図１０に示した簡易な回路で構成することが可能なる。
【００７８】
また、１６ビットモード時には、兼用端子DQ15/A-1は、データ入出力信号DQ15として使用されるため、図１６に示したアドレス端子A-1を試験時入力端子として使用することができない。このため、図９に示した変換回路３７ａにより、WEB信号から演算回路３７ｂに供給するSCA-2信号を生成している。
なお、試験パターンおよび演算回路３７ｂは、次の規則により構成されている。
【００７９】
（規則１）試験時入力端子数ｎ、切替端子/BYTEによらず共通して使用される試験時共通出力端子数ｍにおいて、ｍ個の試験時入力端子を、それぞれ異なる試験時共通出力端子の論理（演算結果信号SCADQ0-SCADQ7）に含める。
（規則２）試験時入力端子数ｎが、切替端子/BYTEによらず共通して必ず使用される試験時共通出力端子数ｍよりも多い場合（ｎ＞ｍ）、残るｎ−ｍ個の試験時入力端子を、それぞれ異なる２個の試験時共通出力端子の論理に含める。これを、試験時入力端子が全て割り振られるまで繰り返す。ｎ＜ｍの場合、ｍ−ｎ個の試験時入力端子をそれぞれ異なる試験時出力端子の論理に含める。ｎ＝ｍの場合、規則２は不要。
【００８０】
（規則３）試験時共通出力端子の論理に接続される試験時入力端子の数が奇数個の場合には、さらに、他の試験時入力端子を追加して入力を偶数にする。
（規則４）未結線である可能性がある端子（例えば、RY/BY）の論理には、任意の２つの試験時入力端子を含める。
（規則５）切替端子/BYTEによって切り替えられる試験時出力端子の一部あるいは全部の論理は、試験時共通出力端子の反転論理とする。
【００８１】
このような試験パターンでは、簡単な演算回路、スイッチ回路、反転回路で構成されたSCITTデコーダ３７および出力変換部３１により、８ビットモード、１６ビットモードの両方の相互接続試験が行われる。
また、例えば、切換端子/BYTEを低レベルに固定したプリント基板１１で、切換端子/BYTEに１固定不良があった場合には、期待値と逆の論理の出力パターンが出力されることで、不良が検出される。切換端子/BYTEを高レベルに固定した場合にも、同様に０固定不良が検出される。
【００８２】
以上のように構成された半導体記憶装置、この半導体記憶装置を搭載した回路基板、およびこの半導体記憶装置の接続試験方法では、フラッシュメモリ１３に/RESET信号の連続したエッジで/CE信号と/WE信号との低レベルを検出する検出部３５を形成した。このため、試験専用の端子を設けることなく、フラッシュメモリ１３を試験モードに移行させ、接続試験を行うことができる。また、フラッシュメモリ１３等のクロック非同期式の半導体記憶装置においても、必要な時に試験モードに移行し、試験を行うことができる。
【００８３】
試験モードへの移行は、/RESET信号の連続したエッジで/CE信号と/WE信号とがいずれも低レベルになっている必要がある。通常動作時に、/CE信号と/WE信号が低レベルのときに/RESET信号を変化させることはなく、通常動作時において、誤った動作または電源ノイズにより、試験モードに移行することを防止することができる。
【００８４】
入力バッファ部２１の入力回路３９は、リセット信号/RESETによって制御されていない。このため、入力回路３９に供給される信号を検出部３５およびSCITTデコーダ３７等に供給することができ、確実に試験モードに移行することができる。
検出部３５は、試験モード中に、/RESET信号の立ち上がりエッジを検出すると試験モードを解除する。このため、試験モードの解除とともに、フラッシュメモリ１３を通常動作モードに移行することができる。したがって、使用者は試験モードを意識する必要はなく、使い勝手が低下することを防止することができる。
【００８５】
電源の投入後に、試験モードに移行したことを記憶し、この記憶があるときに試験モードへの移行を禁止する活性化記憶回路と、試験モードが解除されたことを記憶し、この記憶があるときに試験モードへの移行を禁止する非活性化記憶回路とを備えた。このため、一度試験モードに移行した後に、再度試験モードに移行することを防止することができる。したがって、通常動作時において、誤った動作または電源ノイズにより、試験モードに移行することを確実に防止することができる。
【００８６】
試験モード時に、フラッシュメモリの所定の端子を試験時入力端子と試験時出力端子にした。このため、試験専用の端子を設けることなく相互接続試験を行うことができる。
出力変換部３１の出力変換回路６９を/BYTE端子で制御し、８ビットモード時と１６ビットモード時とで出力される出力パターンを異なるようにした。このため、データの入出力端子の語構成を/BYTE端子等の切替端子で切替可能な半導体記憶装置においても、各語構成に対応した端子の接続試験を行うことができる。試験時入力端子および試験時出力端子のどちらにも含まれない/BYTE端子の接続不良を見つけることができる。換言すれば、プリント基板１１上でレベルを固定される可能性の大きい切換端子/BYTEについては、試験時入力端子、試験時出力端子のいずれにも含めることなく相互接続試験を行うことができる。
【００８７】
出力変換部３１の出力変換回路６９を/BYTE端子で制御し、１６ビットモード時に、データ入出力端子DQ0-DQ7から出力される出力パターンとデータ入出力端子DQ8-DQ15から出力される出力パターンとの論理を互いに反転した。このため、出力変換部３１の回路規模を増大することなく、語構成の拡張時に、入出力端子と拡張入出力端子とから出力される出力パターンを相違させ、相互接続試験を行うことができる。
【００８８】
図１８は、本発明の半導体記憶装置の第２の実施形態を示している。この実施形態は、請求項７に対応している。
この実施形態では、初期化回路４５のnMOS４５ｂのドレインに活性化禁止回路７６が接続されている。活性化禁止回路７６以外の構成は、上述した実施形態と同一である。
【００８９】
活性化禁止回路７６には、フラッシュメモリのメモリセル７６ａ、２つのインバータを従属接続したインバータ７６ｂ列、およぼプルダウンされた高抵抗７６ｃで構成されている。メモリセル７６ａの制御ゲートには、データの書き込み時とそれ以外の時とで電圧を可変できる制御信号CNが供給されている。メモリセル７６ａのドレインには、電源VCCが接続されている。メモリセル７６ａのソースは、インバータ列７６ｂの入力に接続されている。インバータ列７６ｂの出力は、nMOS４５ｂのドレインに接続されている。
【００９０】
この実施形態では、試験モードへの移行が必要な場合には、予め、メモリセル７６ａに「１」書き込みが行われる。「１」書き込みにより、メモリセル７６ａは常にオンし、インバータ列７６ｂの出力は常に高レベルになっている。すなわち、上述した半導体記憶装置の第１の実施形態と同一の回路動作が行われ、試験モードへの移行が可能になる。
【００９１】
一方、試験モードへの移行が不要な場合には、予め、メモリセル７６ａに「０」書き込みが行われる。「０」書き込みにより、メモリセル７６ａは常にオフし、高抵抗７６ｃにより、インバータ列７６ｂの入力には低レベルが供給され、nMOS４５ｂのドレインは、常に低レベルになる。すなわち、第１のラッチ４７の出力４７ｂが低レベルになることはなく、フラッシュメモリ１３が試験モードに移行することはない。
【００９２】
メモリセル７６ａへのデータの書き込みは、フラッシュメモリ１３の出荷時、出荷後のいずれでも行うことが可能である。例えば、製造工程において、メモリセル７５ａに「０」書き込みを行うことで、予め試験モードへの移行が禁止される。また、相互接続試験の後に、メモリセル７５ａに「０」書き込みを行うことで、その後の試験モードへの移行が禁止される。
【００９３】
この実施形態においても、上述した半導体記憶装置の第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、フラッシュメモリのメモリセル７６ａを有する活性化禁止回路７６により、初期化回路４５を制御して検出部３５の活性化を禁止できるようにした。このため、試験モードを必要としない顧客にこの半導体記憶装置を出荷することが予め分かっているときには、製造工程において、メモリセル７６に「０」を書き込むことで、常に検出部３５の活性化を禁止し、SCITTデコーダ３７の活性化を禁止することができる。また、フラッシュメモリ１３の各端子とプリント基板１１のランド１７との接続試験が終了した後、メモリセル７６に「０」を書き込むことで、検出部３５の活性化を禁止し、SCITTデコーダ３７の動作を禁止することができる。
【００９４】
すなわち、フラッシュメモリ１３の出荷前または出荷後に、フラッシュメモリ１３を使用する顧客に応じて、予め、試験モードへの移行を禁止することができる。
図１９は、半導体記憶装置を搭載した回路基板の第２の実施形態を示している。この実施形態は、請求項１１に対応している。
【００９５】
この実施形態では、プリント基板７７には、複数の端子７９ａで構成された端子部７９が形成されている。端子部７９は、外部の制御装置（図示せず）のコネクタ等に接続される。プリント基板７７上には２つのフラッシュメモリ１３ａ、１３ｂが搭載されている。フラッシュメモリ１３ａ、１３ｂは、上述した半導体記憶装置の第１の実施形態のフラッシュメモリ１３と同一のものである。フラッシュメモリ１３ａ、１３ｂの各端子は、それぞれプリント基板１１に形成されたランド１７にはんだ付けされている。フラッシュメモリ１３ａ、１３ｂの各ランド１７と端子部７９の各端子７９ａとは、図中矢印で示した配線パターン８１で互い接続されている。矢印の向きは、信号が供給される向きを示している。フラッシュメモリ１３ａ、１３ｂの/OE端子は、それぞれ端子部７９の/OE1端子、/OE2端子が接続されている。フラッシュメモリ１３ａ、１３ｂの/OE端子以外の端子は、共通の配線パターンが使用されている。
【００９６】
この実施形態では、外部の制御装置が、端子部７９を介して信号を供給し、フラッシュメモリ１３ａ、１３ｂを制御する。
図２０は、外部の制御装置の制御により、フラッシュメモリ１３ａ、１３ｂとプリント基板７７との相互接続試験を実行する際の主要な信号のタイミングを示している。
【００９７】
制御装置は、図１９に示した端子部７９を介して/RESET信号、/CE信号、/WE信号を制御し、フラッシュメモリ１３ａ、１３ｂを同時に試験モードに移行させる。次に、制御装置は、/RESET信号、/CE信号を低レベルにした状態で、フラッシュメモリ１３ａの/OE端子に供給されている/OE１信号のみを低レベルにする。この状態で、制御装置から入力パターンが供給され、フラッシュメモリ１３ａの相互接続試験が行われる。
【００９８】
次に、制御装置は、/OE1信号を高レベルにし、フラッシュメモリ１３ｂの/OE2信号を低レベルにする。この状態で、制御装置から入力パターンが供給され、フラッシュメモリ１３ｂの相互接続試験が行われる。この後、制御装置は、/RESET信号を高レベルにし、試験モードを終了する。すなわち、フラッシュメモリ１３ａ、１３ｂが同時に試験モードに移行した後、フラッシュメモリ１３ａ、１３ｂから出力される出力信号の衝突が、/OE1信号、/OE2信号で制御され、容易に複数のフラッシュメモリを搭載したプリント基板７７の相互接続試験が行われる。
【００９９】
この実施形態においても、上述した半導体記憶装置を搭載した回路基板の第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、フラッシュメモリ１３ａ、１３ｂを搭載したプリント基板７７に、複数の端子７９ａを有する端子部７９を形成し、端子部７９の各端子７９ａとフラッシュメモリ１３ａ、１３ｂの各端子とを配線パターン８１で接続した。このため、プリント基板７７の外部から端子部７９を介して、フラッシュメモリ１３ａ、１３ｂを制御することで、これ等フラッシュメモリ１３ａ、１３ｂの端子とプリント基板７７の接続部７９との相互接続試験を行うことができる。
【０１００】
フラッシュメモリ１３ａ、１３ｂの各/OE端子をそれぞれ端子部７９の/OE1端子、/OE2端子に接続し、/OE端子以外の各端子をそれぞれ端子部の共通の端子に接続した。このため、フラッシュメモリ１３ａ、１３ｂを同時に試験モードに移行させることができ、/OE1端子、/OE2端子を介して、試験モードに移行したフラッシュメモリ１３ａ、１３ｂの/OE端子を制御することで、各フラッシュメモリ１３ａ、１３ｂの相互接続試験を独立して行うことができる。この結果、プリント基板７７の配線パターン上で信号が衝突することを防止することができる。
【０１０１】
なお、上述した半導体記憶装置の第１の実施形態では、フラッシュメモリ１３に本発明を適用した例について述べた。しかしながら、他のクロック非同期式の半導体記憶装置に本発明を適用してもよい。また、クロック同期式の半導体記憶装置に、本発明を適用してもよい。
上述した半導体記憶装置の第１の実施形態では、切替端子/BYTEによりデータ入出力端子DQ0-DQ15を８ビットモードまたは１６ビットモードに切り替え可能なフラッシュメモリ１３に、本発明を適用した例について述べた。しかしながら、データ入出力端子のビット数が固定の半導体記憶装置に、本発明を適用してもよい。
【０１０２】
上述した半導体記憶装置の第１の実施形態では、/RESET信号の連続した立ち下がりエッジ、立ち上がりエッジで、/CE信号、/WE信号の低レベルを検出し、試験モードに移行する例について述べた。しかしながら、/RESET信号の連続した２回の立ち下がりエッジ、または/RESET信号の連続した２回の立ち下がりエッジで、/CE信号、/WE信号の低レベルを検出し、試験モードに移行してもよい。この場合には、/CE信号、/WE信号の検出が、/RESET信号の片側のエッジのみを使用して行えるため、検出部３５の回路をより簡易にすることができる。
【０１０３】
上述した半導体記憶装置の第１の実施形態では、/RESET信号の連続した２回のエッジで、/CE信号、/WE信号の低レベルを検出し、試験モードに移行する例について述べた。しかしながら、/RESET信号の連続した３回以上のエッジで、/CE信号、/WE信号の低レベルを検出してもよい。
上述した半導体記憶装置の第１の実施形態では、/CE信号、/WE信号の低レベルを検出し、試験モードに移行した例について述べた。しかしながら、チップセレクト信号/CS、/CS1、/CS2、リードイネーブル信号/RD等を備えた半導体記憶装置では、これ等の制御端子のアクティブ側の信号レベルを検出し、試験モードに移行してもよい。
【０１０４】
上述した半導体記憶装置を搭載した回路基板の第１の実施形態では、フラッシュメモリ１３の各端子をプリント基板１１のランド１７にはんだ付けし、このはんだ付け部の相互接続試験を行う例について述べた。しかしながら、フラッシュメモリ１３の端子をプリント基板１１に熱圧着等し、この圧着部の相互接続試験を行ってもよい。
【０１０５】
上述した半導体記憶装置の第２の実施形態では、活性化禁止回路７６にフラッシュメモリのメモリセル７６ａを備え、このメモリセル７６ａに書き込む値により、初期化回路４５を制御した例について述べた。製造工程において配線層のマスクを取り替えることで、配線が変更される活性化禁止回路を形成し、この活性化禁止回路により初期化回路４５を制御してもよい。
【０１０６】
以上の実施形態において説明した発明を整理すると以下のようになる。
（１）請求項４記載の半導体記憶装置において、活性化された前記試験部は、その後の前記リセット信号のオフ変化により非活性化されることを特徴とする。
この半導体記憶装置では、試験部３７、３１の活性化期間中に、リセット信号がオフ変化することで試験部３７、３１が非活性化される。通常動作を行うためには、リセット信号をオフ状態にする必要があるため、試験部３７、３１の非活性化と同時に通常動作モードに移行することが可能になる。この結果、試験モードから通常動作モードに切り替えるための制御が容易になる。リセット端子を備えた半導体記憶装置１３では、一般に、電源の投入時にリセット信号をオン状態からオフ状態に変化させた後、通常動作を行っている。このため、半導体記憶装置１３の使用者が試験モードを意識する必要はなく、試験モードを設けたことによる半導体記憶装置１３の使い勝手の低下が防止される。万一、誤って試験モードに移行した場合にも、通常動作時には、リセット信号をオフ変化させるため、試験モードが解除される。
【０１０７】
（２）請求項２記載の半導体記憶装置において、前記検出部は、前記リセット信号の２回以上のオフ変化時、または２回以上のオン変化時に、それぞれ前記所定の端子の信号レベルを検出することを特徴とする。
この半導体記憶装置では、検出部３５は、リセット信号の２回以上のオフ変化時、または２回以上のオン変化時に、それぞれ所定の端子の状態を検出する。通常動作時にリセット信号を連続して変化させることはないため、誤って試験部３７、３１が活性化されることが防止される。試験部３７、３１の活性化には、検出部３５による所定の端子の状態の検出が必要であるため、万一、リセット信号が電源ノイズ等により変化した際にも、試験部３７、３１が活性化することはない。また、検出部３５は、リセット信号の一方のエッジのみを検出すればよいため、検出に必要な回路を簡易にすることが可能なる。
【０１０８】
（３）請求項４または上記（２）記載の半導体記憶装置において、前記所定の端子は、内部回路を活性化する活性化信号を受ける活性化端子と、内蔵する記憶素子をアクセスするための書き込み制御信号または読み出し制御信号を受ける制御端子とを含み、前記検出部は、前記活性化端子および前記制御端子のオン状態の信号レベルを期待値とすることを特徴とする。
【０１０９】
この半導体記憶装置では、検出部３５が検出する所定の端子には、内部回路２３、２５、２７、２９を活性化する活性化信号を受ける活性化端子と、内蔵する記憶素子MCをアクセスするための書き込み制御信号または読み出し制御信号を受ける制御端子とが含まれている。検出部３５は、活性化端子および制御端子がいずれもオン状態であることを複数回検出したときに試験部３７、３１を活性化する。通常動作では、活性化端子および制御端子の信号レベルがオン状態の場合に、リセット端子を変化させることはありえないため、誤って試験部３７、３１が活性化することが防止される。
【０１１０】
（４）請求項９記載の半導体記憶装置において、前記試験部は、語構成の拡張時に前記拡張入出力端子から出力する出力パターンの少なくとも一部を、前記入出力端子から出力する出力パターンの反転論理にすることを特徴とする。
この半導体記憶装置では、試験部３７、３１は、語構成の拡張時に拡張入出力端子から出力する出力パターンの少なくとも一部を、入出力端子から出力する出力パターンの反転論理にする。このため、試験部３７、３１の規模を増大することなく、語構成の拡張時に、入出力端子と拡張入出力端子とから出力される出力パターンを相違させ、接続試験を行うことが可能になる。
【０１１１】
（５）上記（４）記載の半導体記憶装置において、前記試験部は、前記切替端子の制御を受けて、前記入出力端子から出力される前記出力パターンの反転論理を生成することを特徴とする。
この半導体記憶装置では、試験部３７、３１は、切替端子の制御を受けて入出力端子から出力される出力パターンの反転論理を生成する。すなわち、入出力端子から出力される出力パターンは、切替端子の制御状態（信号レベル）により異なる。したがって、出力パターンを確認することによって、試験時入力端子および試験時出力端子のどちらにも含まれない切替端子の接続試験を行うことが可能になる。この結果、例えば、回路基板上等で切替端子が高レベルまたは低レベルに固定されている場合にも、切替端子の接続不良を見つけることが可能になる。
【０１１２】
【発明の効果】
請求項１の半導体記憶装置では、試験専用の端子を設けることなく、半導体記憶装置を試験モードに移行させ、試験を行うことができる。
クロック非同期式の半導体記憶装置においても、必要な時のみ試験モードに移行し、試験を行うことができる。
【０１１３】
通常動作時において、誤った動作または電源ノイズにより、試験部が活性化し試験モードに移行することを防止することができる。
請求項２の半導体記憶装置では、リセット端子を備えた半導体記憶装置に置いて、必要な時のみ試験モードに移行することができる。
誤った動作または電源ノイズにより、試験部が活性化し試験モードに移行することを防止することができる。
【０１１４】
請求項３の半導体記憶装置では、リセット信号の状態によらず、信号を所定の端子を介して検出部に供給することができる。
請求項４の半導体記憶装置では、通常動作時に誤って試験部が活性化されることを防止することができる。
請求項５および請求項６の半導体記憶装置では、試験部が一度活性化された後、再度活性化されることを防止することができる。
【０１１５】
請求項７の半導体記憶装置では、製品の出荷前または出荷後に、予め試験部の活性化を禁止することができる。
請求項８の半導体記憶装置では、試験専用の端子を設けることなく接続試験を行うことができる。
請求項９の半導体記憶装置では、入出力端子のデータの語構成を切替端子で切替可能な半導体記憶装置においても、各語構成毎に対応した端子の接続試験を行うことができる。
【０１１６】
請求項１０および請求項１１の半導体記憶装置を搭載した回路基板では、半導体記憶装置の各端子と各接続部との接続試験を行うことができる。
請求項１２の半導体記憶装置の接続試験方法では、必要な時のみ試験モードに移行し、半導体記憶装置の各端子と回路基板との接続試験を行うことができる。
【図面の簡単な説明】
【図１】請求項１ないし請求項９に記載の発明の基本原理を示すブロック図である。
【図２】請求項１０および請求項１２に記載の発明の基本原理を示すブロック図である。
【図３】請求項１１に記載の発明の基本原理を示すブロック図である。
【図４】本発明の半導体記憶装置、半導体記憶装置を搭載した回路基板、および半導体記憶装置の接続試験方法の第１の実施形態を示す全体構成図である。
【図５】フラッシュメモリの内部構成を示すブロック図である。
【図６】リセット発生回路を示す回路図である。
【図７】初期化回路を示す回路図である。
【図８】試験モード発生回路を示す回路図である。
【図９】変換回路を示す回路図である。
【図１０】演算回路を示す回路図である。
【図１１】出力変換回路を示す回路図である。
【図１２】出力変換回路を示す回路図である。
【図１３】出力変換回路を示す回路図である。
【図１４】試験モードの制御を示すタイミング図である。
【図１５】相互接続試験を実行する状態を示すタイミング図である。
【図１６】８ビットモード時における入力パターンと出力パターンの期待値とを示す説明図である。
【図１７】１６ビットモード時における入力パターンと出力パターンの期待値とを示す説明図である。
【図１８】本発明の半導体記憶装置の第２の実施形態を示す回路図である。
【図１９】本発明の半導体記憶装置を搭載した回路基板の第２の実施形態を示す全体構成図である。
【図２０】相互接続試験を実行する状態を示すタイミング図である。
【図２１】従来のバウンダリスキャン法の概要を示すブロック図である。
【符号の説明】
１１ プリント基板
１３、１３ａ、１３ｂ フラッシュメモリ
１５ メモリコントローラ
１７ ランド
１９ 配線パターン
２１ 入力バッファ部
２３ メモリセル部
２５ 行デコーダ
２７ 列デコーダ
２９ センスアンプ部
３１ 出力変換部
３３ 出力バッファ部
３５ 検出部
３７ SCITTデコーダ
３７ａ 変換回路
３７ｂ 演算回路
３９ 入力回路
４１ 出力回路
４３ リセット発生回路
４５ 初期化回路
４６ 試験モード発生回路
４７ 第１のラッチ
４９ 第２のラッチ
５１ 第３のラッチ
５２ リセットパルス発生器
５３ 活性化記憶回路
５５ 非活性化記憶回路
５７ 組み合わせ回路
５９ エントリラッチ
６１ イクジットラッチ
６７ａ、６７ｂ、６７ｃ、６７ｄ、６７ｅ XNORゲート
６７ｆ、６７ｇ、６７ｈ、６７ｊ XNORゲート
６９、７１、７３ 出力変換回路
７５ 反転回路
７６ 活性化禁止回路
７７ プリント基板
７９ 端子部
８１ 配線パターン
A0-A21、A-1 アドレス端子
/BYTE 切替端子
/CE チップイネーブル端子、チップイネーブル信号
DQ15/A-1 兼用端子
DQ0-DQ15 データ入出力端子
DQ0OUT-DQ15OUT、RY/BYOUT 出力信号
ENTRYB、ENTRY エントリ信号
EXITB、EXIT イクジット信号
MC メモリセル
/OE 出力イネーブル端子、出力イネーブル信号
/RESET リセット端子、リセット信号
RY/BY レディ/ビジー端子
SCADQ0-SCADQ7、SCARY/BY 演算結果信号
SCITT 試験モード信号
/WE ライトイネーブル端子、ライトイネーブル信号
Claims (12)
- 電源の投入時に、所定の端子の状態を複数回検出する検出部と、
前記検出部による複数回の検出結果がいずれも期待値のときに活性化される試験部と、
内部回路の動作を停止するためのリセット信号を受けるリセット端子とを備え、
前記検出部は、前記リセット信号の連続した２回のエッジ変化時に、それぞれ前記所定の端子の信号レベルを検出することを特徴とする半導体記憶装置。 - 電源の投入時に、所定の端子の状態を複数回検出する検出部と、
前記検出部による複数回の検出結果がいずれも期待値のときに活性化される試験部と、 内部回路の動作を停止するためのリセット信号を受けるリセット端子とを備え、
前記所定の端子は、内部回路を活性化する活性化信号を受ける活性化端子と、内蔵する記憶素子をアクセスするための書き込み制御信号または読み出し制御信号を受ける制御端子とを含み、
前記検出部は、前記リセット信号の変化時に、前記活性化端子および前記制御端子のオン状態の信号レベルを期待値として検出することを特徴とする半導体記憶装置。 - 請求項１または請求項２記載の半導体記憶装置において、
前記所定の端子に供給される信号を前記検出部に伝達する入力回路を備え、該入力回路は、前記リセット信号の信号レベルにかかわらず活性化されていることを特徴とする半導体記憶装置。 - 請求項１または請求項２記載の半導体記憶装置において、
活性化された前記試験部は、その後の前記リセット信号のオフ変化により非活性化されることを特徴とする半導体記憶装置。 - 請求項１または請求項２記載の半導体記憶装置において、
電源の投入後に前記試験部が活性化されたことを記憶し、この記憶があるときに、該試験部の活性化を禁止する活性化記憶回路を備えたことを特徴とする半導体記憶装置。 - 請求項１または請求項２記載の半導体記憶装置において、
電源の投入後に活性化された前記試験部が非活性化されたことを記憶し、この記憶があるときに、該試験部の活性化を禁止する非活性化記憶回路を備えたことを特徴とする半導体記憶装置。 - 請求項１または請求項２記載の半導体記憶装置において、
予めプログラム可能な不揮発性の記憶素子と、
前記記憶素子が前記試験部の活性化の禁止を示す値にプログラムされているときに前記試験部の活性化を禁止する活性化禁止回路とを備えたことを特徴とする半導体記憶装置。 - 請求項１または請求項２記載の半導体記憶装置において、
前記試験部の活性化期間に、前記端子の一部は、試験時入力端子または試験時出力端子として使用され、
前記試験部は、試験時入力端子を介して供給される入力パターンを論理演算し、演算結果を出力パターンとして試験時出力端子から出力する演算回路を備えたことを特徴とする半導体記憶装置。 - 電源の投入時に、所定の端子の状態を複数回検出する検出部と、
前記検出部による複数回の検出結果がいずれも期待値のときに活性化される試験部と、
内蔵する記憶素子へのデータの読み書きに使用される入出力端子と、
前記データの語構成の拡張時に前記入出力端子とともに使用される拡張入出力端子と、
前記語構成を切り替える切替端子とを備え、
前記試験部の活性化期間に、前記端子の一部は、試験時入力端子または試験時出力端子として使用され、
前記試験部は、試験時入力端子を介して供給される入力パターンを論理演算し、演算結果を出力パターンとして試験時出力端子から出力する演算回路を備え、
前記入出力端子および前記拡張入出力端子は、前記試験部の活性化時に前記試験時出力端子になり、
前記試験部は、前記語構成の非拡張時と拡張時とで、前記入出力端子から出力される出力パターンを相違させることを特徴とする半導体記憶装置。 - 半導体記憶装置を搭載した回路基板であって、
前記半導体記憶装置は、
電源の投入時に、所定の端子の状態を複数回検出する検出部と、
前記検出部による複数回の検出結果がいずれも期待値のときに活性化される試験部とを備え、
前記試験部の活性化期間に、前記端子の一部は、試験時入力端子または試験時出力端子として使用され、
前記試験部は、試験時入力端子を介して供給される入力パターンを論理演算し、演算結果を出力パターンとして試験時出力端子から出力する演算回路を備え、
前記回路基板は、
前記半導体記憶装置の前記端子をそれぞれ接続する接続部と、
前記接続部を介して前記所定の端子に信号を与えて前記試験部を活性化し、前記接続部を介して、前記試験時入力端子に前記入力パターンを与えるとともに前記試験時出力端子から出力される前記出力パターンを受けて、前記半導体記憶装置の前記各端子と前記各接続部との接続判定を行う制御回路とを備えたことを特徴とする半導体記憶装置を搭載した回路基板。 - 半導体記憶装置を搭載した回路基板であって、
前記半導体記憶装置は、
電源の投入時に、所定の端子の状態を複数回検出する検出部と、
前記検出部による複数回の検出結果がいずれも期待値のときに活性化される試験部とを備え、
前記試験部の活性化期間に、前記端子の一部は、試験時入力端子または試験時出力端子として使用され、
前記試験部は、試験時入力端子を介して供給される入力パターンを論理演算し、演算結果を出力パターンとして試験時出力端子から出力する演算回路を備え、
前記回路基板は、
前記半導体記憶装置の前記端子をそれぞれ接続する接続部と、
前記接続部を介して、それぞれ前記試験時入力端子または前記試験時出力端子に接続された端子部とを備えたことを特徴とする半導体記憶装置を搭載した回路基板。 - 回路基板に搭載された半導体記憶装置の接続試験方法であって、
前記半導体記憶装置は、
電源の投入時に、所定の端子の状態を複数回検出する検出部と、
前記検出部による複数回の検出結果がいずれも期待値のときに活性化される試験部とを備え、
前記試験部の活性化期間に、前記端子の一部は、試験時入力端子または試験時出力端子として使用され、
前記試験部は、試験時入力端子を介して供給される入力パターンを論理演算し、演算結果を出力パターンとして試験時出力端子から出力する演算回路を備え、
前記半導体記憶装置の前記所定の端子に、所定の信号を複数回与えて、該半導体装置の前記試験部を活性化し、
前記試験時入力端子に前記入力パターンを与え、
前記試験時出力端子から出力される前記出力パターンを受けて、前記半導体記憶装置の前記各端子と前記回路基板との接続判定を行うことを特徴とする半導体記憶装置の接続試験方法。
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