JPH0284734A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0284734A JPH0284734A JP27223287A JP27223287A JPH0284734A JP H0284734 A JPH0284734 A JP H0284734A JP 27223287 A JP27223287 A JP 27223287A JP 27223287 A JP27223287 A JP 27223287A JP H0284734 A JPH0284734 A JP H0284734A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に超高周波帯
で使用されるビームリード型ダイオードのように半導体
基板上から外部に延長するリードを有する装置に関する
もので、例えばビームリード構造をしたGaAs、7!
ツトキダイオードの電極形成に関する。
で使用されるビームリード型ダイオードのように半導体
基板上から外部に延長するリードを有する装置に関する
もので、例えばビームリード構造をしたGaAs、7!
ツトキダイオードの電極形成に関する。
超高周波帯で使用される半導体装置のマイクロ波IC化
に伴い、小型で浮遊リアクタンスが小さいこと、実装が
便利なこと等が要求されることからビームリード形素子
が多く使用されている。特にミリ波帯で使用されるビー
ムリードダイオードとしてはより高いしゃ新局波数のも
のが要求されこの点から化合物半導体例えばG a A
sが望ましい。
に伴い、小型で浮遊リアクタンスが小さいこと、実装が
便利なこと等が要求されることからビームリード形素子
が多く使用されている。特にミリ波帯で使用されるビー
ムリードダイオードとしてはより高いしゃ新局波数のも
のが要求されこの点から化合物半導体例えばG a A
sが望ましい。
ところで従来のビームリードGaAsダイオードのうち
ビームリードG a A sショットキダイオードの製
造方法について述べる。第2図(C)は平面図、(a)
は(c)のA−A’’面図、(b)は(c)のB−B’
’面図である。第2図(a)に示すように低抵抗GaA
s基板21の上に活性層22を気相成長法で形成して次
にCVD法により酸化膜23を形成する。次に第2図(
b)に示すようにフォトレジスト24を用いてPR法、
蒸着法によりオーミック用5iOz開孔部25とオーミ
ック金属層26を形成してリフトオフ法により第2図(
c)又は2(b)のような形でオーミック電極を残した
後適当な熱処理を行いオーミック部を形成する。次に第
2図2(a)、 2(c)で示すようにPR法にてショ
ットキ用5iOz開孔部27を形成する。
ビームリードG a A sショットキダイオードの製
造方法について述べる。第2図(C)は平面図、(a)
は(c)のA−A’’面図、(b)は(c)のB−B’
’面図である。第2図(a)に示すように低抵抗GaA
s基板21の上に活性層22を気相成長法で形成して次
にCVD法により酸化膜23を形成する。次に第2図(
b)に示すようにフォトレジスト24を用いてPR法、
蒸着法によりオーミック用5iOz開孔部25とオーミ
ック金属層26を形成してリフトオフ法により第2図(
c)又は2(b)のような形でオーミック電極を残した
後適当な熱処理を行いオーミック部を形成する。次に第
2図2(a)、 2(c)で示すようにPR法にてショ
ットキ用5iOz開孔部27を形成する。
次に第2図3 (a) 、 3 (b) 、 3 (c
)で示すように蒸着法によりTi層28.Pt層29を
順次蒸着した後、PR法により選択的に金メッキ層21
1を形成する。次にフォトレジストを除去した後イオン
ミリング法によってAu、Pt及びTiの一部をエツチ
ング除去した図が第2図4(a)、 4(b)。
)で示すように蒸着法によりTi層28.Pt層29を
順次蒸着した後、PR法により選択的に金メッキ層21
1を形成する。次にフォトレジストを除去した後イオン
ミリング法によってAu、Pt及びTiの一部をエツチ
ング除去した図が第2図4(a)、 4(b)。
4(c)である。次にTiをパスにしてPR法により選
択的にAuメッキしてビームリード部212を形成する
。
択的にAuメッキしてビームリード部212を形成する
。
次に、Tiをウェットエツチングすることによって第2
図5 (a) 、 5 (b) 、 5 (c)のよう
な構造とする。上記ウェーハな裏面加工し所望の厚さに
してPR法、G a A sケミカル又はドライエ、チ
法により第2図6(c)、 6(d)の構造のビームリ
ード形GaAsショットキダイオードを得る。但し第2
図6(d)は同図6(c)のc−c’部部面面図ある。
図5 (a) 、 5 (b) 、 5 (c)のよう
な構造とする。上記ウェーハな裏面加工し所望の厚さに
してPR法、G a A sケミカル又はドライエ、チ
法により第2図6(c)、 6(d)の構造のビームリ
ード形GaAsショットキダイオードを得る。但し第2
図6(d)は同図6(c)のc−c’部部面面図ある。
以上述べたプロセスを以下「選択的にメッキされたAu
をマスクにしたイオンミリングによる電極形成を含む従
来プロセス」と言う。
をマスクにしたイオンミリングによる電極形成を含む従
来プロセス」と言う。
又、従来のプロセスとしてもう一つのプロセスがあり以
下に述べる。第3図1(a)〜(c)、 2(a)〜
(C)に示す構造までは前記プロセスと同じである。
下に述べる。第3図1(a)〜(c)、 2(a)〜
(C)に示す構造までは前記プロセスと同じである。
次に第3図3(a)〜(c)に示すようにTi層38、
Pt層39.Au層311を蒸着法により形成しPR法
によりフォトレジスト310を形成してフォトレジスト
310をマスクにしてイオンミリングを行いAu311
.Pt39及びTi38の一部をエツチング除去して第
3図4 (a) 。
Pt層39.Au層311を蒸着法により形成しPR法
によりフォトレジスト310を形成してフォトレジスト
310をマスクにしてイオンミリングを行いAu311
.Pt39及びTi38の一部をエツチング除去して第
3図4 (a) 。
4 (b)、 4 (c)の構造にする。以下ビームリ
ード形GaAsショットキダイオードにする迄前記プロ
セスと同じである。
ード形GaAsショットキダイオードにする迄前記プロ
セスと同じである。
このプロセスを以後「フォトレジストをマスクにしたイ
オンミリングによる電極形成を含む従来プロセス」と言
う。
オンミリングによる電極形成を含む従来プロセス」と言
う。
上述した「選択的にメッキされたAuをマスクにしたイ
オンミリングによる電極形成を含む従来フロセス」では
以下の問題点がある。Auをマスクにしてイオンミリン
グする為仕上げのAuより厚くメッキしなければならな
い。厚くメッキするとショットキ部とオーミック部のA
uがくっついてショートする時があり歩留低下の原因と
なっていた。「フォトレジストをマスクにしたイオンミ
リングによる電極形成を含む従来プロセス」では以下の
問題点がある。
オンミリングによる電極形成を含む従来フロセス」では
以下の問題点がある。Auをマスクにしてイオンミリン
グする為仕上げのAuより厚くメッキしなければならな
い。厚くメッキするとショットキ部とオーミック部のA
uがくっついてショートする時があり歩留低下の原因と
なっていた。「フォトレジストをマスクにしたイオンミ
リングによる電極形成を含む従来プロセス」では以下の
問題点がある。
フォトレジストをマスクにしてイオンミリングするため
イオンミリング後のレジスト焼きつきがあり歩留低下、
信頼度低下の原因となっていた。
イオンミリング後のレジスト焼きつきがあり歩留低下、
信頼度低下の原因となっていた。
又、上記二連りのプロセス共通の問題、斜はイオンミリ
ング時のエツチングバラツキによりビームリードAuメ
ッキのパスにすべきTiがウェーハ内において無い部分
ができ従ってビームリード用Auメッキができないとい
う問題があった。
ング時のエツチングバラツキによりビームリードAuメ
ッキのパスにすべきTiがウェーハ内において無い部分
ができ従ってビームリード用Auメッキができないとい
う問題があった。
本発明はこの点を考慮して歩留よくかつ信頼度の高い細
いパターンを有するデバイスでかつビームリード構造を
有する半導体素子の製造方法を提供するものである。即
ち本発明の方法は(1)基板上に蒸着法によりTi−P
t層を形成した後PR法とメッキ法により選択的に電極
となるAu層を形成する工程と、 (2)その後上記Ti−PtおよびAuを電導パスにし
てPR法により7〜8μm程のビームリードとなるAu
層を形成する工程と、 (3)次にpt層の反応性イオンエツチングに於いてマ
スクとして上記Au層を用いそのマスク材としてのAu
がエツチングされにくいドライエツチング方法を用いる
。
いパターンを有するデバイスでかつビームリード構造を
有する半導体素子の製造方法を提供するものである。即
ち本発明の方法は(1)基板上に蒸着法によりTi−P
t層を形成した後PR法とメッキ法により選択的に電極
となるAu層を形成する工程と、 (2)その後上記Ti−PtおよびAuを電導パスにし
てPR法により7〜8μm程のビームリードとなるAu
層を形成する工程と、 (3)次にpt層の反応性イオンエツチングに於いてマ
スクとして上記Au層を用いそのマスク材としてのAu
がエツチングされにくいドライエツチング方法を用いる
。
(4)エツチングガスとして塩素系ガスを主成分として
用いAr系ガスなどに添加することによりPt膜とTi
膜を反応性イオンエツチングする工程 とを有するビームリード型ダイオードの製造方法である
。
用いAr系ガスなどに添加することによりPt膜とTi
膜を反応性イオンエツチングする工程 とを有するビームリード型ダイオードの製造方法である
。
次に、本発明について図面を参照して説明する。
第1図は本発明の一実施例の図であり(c)は平面図(
a)はショットキ一部が形成されるA−A’縦断面図、
B−B’はオーミック部が形成されるB−B’の縦断面
図である。第1図1(a)に示すようにGaAs基板1
1上に気相成長法又はイオン注入法により動作層12を
形成し、次にCVD法により酸化膜13を形成する。次
に第1図1(b)に示すようにフォトレジスト14を用
いて蒸着法によりAuGe−Ni層16を所望の厚さだ
け蒸着する。この基板をリフトオフすると第1図1(c
)のごとくになる。次に第1図2 (a) 、 2 (
c)に示すとと<PR法によりショットキ開孔部17を
形成する。このときオーミック部ゆ第1図2(b)に示
すごとくになっているままである。
a)はショットキ一部が形成されるA−A’縦断面図、
B−B’はオーミック部が形成されるB−B’の縦断面
図である。第1図1(a)に示すようにGaAs基板1
1上に気相成長法又はイオン注入法により動作層12を
形成し、次にCVD法により酸化膜13を形成する。次
に第1図1(b)に示すようにフォトレジスト14を用
いて蒸着法によりAuGe−Ni層16を所望の厚さだ
け蒸着する。この基板をリフトオフすると第1図1(c
)のごとくになる。次に第1図2 (a) 、 2 (
c)に示すとと<PR法によりショットキ開孔部17を
形成する。このときオーミック部ゆ第1図2(b)に示
すごとくになっているままである。
次に第1図3(a)〜(c)に示すごとく上記基板にT
i18とPt19を蒸着法により順次形成してフォトレ
ジスト110によりPR法を用いて選択的に電極となる
Au 111を形成する。続いてレジストを除去した後
上記Ti−Pt及びAuを伝導パスしてPR法、メッキ
法によりビームリードとなるAu112を形成する。
i18とPt19を蒸着法により順次形成してフォトレ
ジスト110によりPR法を用いて選択的に電極となる
Au 111を形成する。続いてレジストを除去した後
上記Ti−Pt及びAuを伝導パスしてPR法、メッキ
法によりビームリードとなるAu112を形成する。
次に第1図5(a)〜(C)のように反応性エツチング
装置を用いて、例えばマグネトロン型反応性イオンエツ
チング装置を用いて、エツチング室内の一方の電極上に
前記ウェーハを配置し、CC472F 2エツチングガ
スにAuガスを導入すると共に、各電極間に高周波電圧
を印加する。この時の各膜のエツチング速度は第1表に
示すようにCCj7zFtにArを添加することにより
、Au膜のエツチング速度を低下させることができる。
装置を用いて、例えばマグネトロン型反応性イオンエツ
チング装置を用いて、エツチング室内の一方の電極上に
前記ウェーハを配置し、CC472F 2エツチングガ
スにAuガスを導入すると共に、各電極間に高周波電圧
を印加する。この時の各膜のエツチング速度は第1表に
示すようにCCj7zFtにArを添加することにより
、Au膜のエツチング速度を低下させることができる。
さらに本構造の場合は下地膜としてTi18を用いるた
め更に02を添加してTiのエツチング速度を低下させ
る。
め更に02を添加してTiのエツチング速度を低下させ
る。
第1表
(単位人/ min )
このようなCCRtF 2+A r +(hエッチング
ガスを用いることにより第1図5(a)〜(C)に示す
ようにAu1llをマスクにしてPt19を選択的にエ
ツチングすることができる。
ガスを用いることにより第1図5(a)〜(C)に示す
ようにAu1llをマスクにしてPt19を選択的にエ
ツチングすることができる。
更に第1図6(a)〜(c)のようにTi18をAu1
llとPt19マスクにして反応性イオンエツチングす
る。ここでPt−Tiを連続してエツチング除去しても
かまわない。
llとPt19マスクにして反応性イオンエツチングす
る。ここでPt−Tiを連続してエツチング除去しても
かまわない。
次に上記基板を裏面研磨、裏面エツチングによりウェー
ハ厚さを所望の厚さ(ふつう40〜60μm)にして更
にPR法により裏面GaAs部を選択的に除去して第1
図7 (d)、 7 (c)のごとくに仕上げること
によりビームリード形G a A sショットキダイオ
ードが製造できる。
ハ厚さを所望の厚さ(ふつう40〜60μm)にして更
にPR法により裏面GaAs部を選択的に除去して第1
図7 (d)、 7 (c)のごとくに仕上げること
によりビームリード形G a A sショットキダイオ
ードが製造できる。
第4図は本発明の他の実施例の縦断面図である。
第4図(a)と(c)に示すようにN−型Siウェーハ
基板41に拡散法PR法を用いて選択的にN+拡散層4
2、P+型拡散層43を形成し熱酸化法又はCVD法に
より酸化膜44と絶縁層45を形成した後PR法により
オーミックコンタクト窓46を形成し前記実施例と同じ
ようにTi(47) −P t (48) −Au (
49)電極とビームリードAu(410)を形成する。
基板41に拡散法PR法を用いて選択的にN+拡散層4
2、P+型拡散層43を形成し熱酸化法又はCVD法に
より酸化膜44と絶縁層45を形成した後PR法により
オーミックコンタクト窓46を形成し前記実施例と同じ
ようにTi(47) −P t (48) −Au (
49)電極とビームリードAu(410)を形成する。
次に前記実施例と同様に裏面加工して第4図(d)と第
4図(C)に示すようにビームリード形のPINダイオ
ードを得ることができる。このように本発明はビームリ
ード形ダイオードであればG a A sでもSiでも
よく又、ダイオードでなくトランジスタでも適用される
。即ちビームリード形半導体であれば適用できる。
4図(C)に示すようにビームリード形のPINダイオ
ードを得ることができる。このように本発明はビームリ
ード形ダイオードであればG a A sでもSiでも
よく又、ダイオードでなくトランジスタでも適用される
。即ちビームリード形半導体であれば適用できる。
以上説明したように本発明を用いることにより次の効果
がある。
がある。
■ AuをマスクにしてPtとTiをエツチングするた
めフォトレジストをマスクにしてイオンミリングする時
のようにフォトレジストの焼きつきによる歩留低下、信
頼度低下が無い。
めフォトレジストをマスクにしてイオンミリングする時
のようにフォトレジストの焼きつきによる歩留低下、信
頼度低下が無い。
■ Auをあらかじめ厚くする必要がないのでショット
キ部とオーミック部の電極がくっつくなどのショート不
良が無くなり微細加工が可能。
キ部とオーミック部の電極がくっつくなどのショート不
良が無くなり微細加工が可能。
■ ミリングによってビームリードメッキ用パスが無く
なるということが起ったが本発明の場合Ti−Ptが蒸
着されたままの状態でメッキ工程になるからエツチング
バラツキによりパスが無くなるということは起こらずビ
ームリードメッキネ良が無く歩留が向上する。
なるということが起ったが本発明の場合Ti−Ptが蒸
着されたままの状態でメッキ工程になるからエツチング
バラツキによりパスが無くなるということは起こらずビ
ームリードメッキネ良が無く歩留が向上する。
第1図は本発明の一実施例を製造工程順に示した図で同
図1 (a)〜6 (a)、および同図1(b)〜6(
b)は断面図、同図1 (c)〜7 (c)は平面図、
同図7(d)は同図7(c)のC−Cでの断面図である
。尚、各図の(a)、(b)はそれぞれ対応する図(c
)のA−A’、B−B’での、断面図である。第2図は
従来法を製造工程順に示した図で、同図1(a)〜5(
a)および同図1(b)〜5(b)は断面図、同図1
(c)〜5 (c)は平面図、同図6(d)は同図6(
c)のC−C’での断面図である。尚各図の(a)。 (b)はそれぞれ対応する図のA−A’、B−E’での
断面図である。第3図は従来の他の方法を製造工程順に
示した図で、同図1(a)〜5(a)および同図1(b
)〜5(b)は断面図、同図1(C)〜6(c)は平面
図、同図6(d)は同図6(C)のC−C’での断面図
である。尚各図の(a) 、 (b)はそれぞれ対応す
る図のA−A’、B−B’での断面図である。第4図(
a)および(d)は本発明の他の実施例の断面図、同図
(b)および(c)はその平面図である。 11 、21 、31−−GaAs基板、12゜22.
32・・・・・・動作層、13,23.33・・・・・
・CVDSiO2、14,110,24,210゜34
.310・・・・・・フォトレジスト、15,25゜3
5.46・・・・・・オーミックコンタクト開孔部、1
6.26.36=AuGe−Ni、17゜27.37・
・・・・・ショットキー開孔部、18゜28.38.4
7・・・・・・Ti、19,29,39゜48・・・・
・・Pt、111,211,311.49・・・・・電
極となるAu、112,212,312゜410・・・
・・・ビームリードとなるAu、113゜213、31
3・・・・・・GaAs、 41−N−3i基板、42
・・・・・・N+拡散層、43・・・・・・P+拡散層
、44・・・・・・5iOz、45・・・・・・絶縁層
。 代理人 弁理士 内 原 晋 手続補正書 (方式) %式% 1、事件の表示 昭和62年 特 許 願第2722
32号発明の名称 半導体装置の製造方法 3、補正をする者 事件との関係
図1 (a)〜6 (a)、および同図1(b)〜6(
b)は断面図、同図1 (c)〜7 (c)は平面図、
同図7(d)は同図7(c)のC−Cでの断面図である
。尚、各図の(a)、(b)はそれぞれ対応する図(c
)のA−A’、B−B’での、断面図である。第2図は
従来法を製造工程順に示した図で、同図1(a)〜5(
a)および同図1(b)〜5(b)は断面図、同図1
(c)〜5 (c)は平面図、同図6(d)は同図6(
c)のC−C’での断面図である。尚各図の(a)。 (b)はそれぞれ対応する図のA−A’、B−E’での
断面図である。第3図は従来の他の方法を製造工程順に
示した図で、同図1(a)〜5(a)および同図1(b
)〜5(b)は断面図、同図1(C)〜6(c)は平面
図、同図6(d)は同図6(C)のC−C’での断面図
である。尚各図の(a) 、 (b)はそれぞれ対応す
る図のA−A’、B−B’での断面図である。第4図(
a)および(d)は本発明の他の実施例の断面図、同図
(b)および(c)はその平面図である。 11 、21 、31−−GaAs基板、12゜22.
32・・・・・・動作層、13,23.33・・・・・
・CVDSiO2、14,110,24,210゜34
.310・・・・・・フォトレジスト、15,25゜3
5.46・・・・・・オーミックコンタクト開孔部、1
6.26.36=AuGe−Ni、17゜27.37・
・・・・・ショットキー開孔部、18゜28.38.4
7・・・・・・Ti、19,29,39゜48・・・・
・・Pt、111,211,311.49・・・・・電
極となるAu、112,212,312゜410・・・
・・・ビームリードとなるAu、113゜213、31
3・・・・・・GaAs、 41−N−3i基板、42
・・・・・・N+拡散層、43・・・・・・P+拡散層
、44・・・・・・5iOz、45・・・・・・絶縁層
。 代理人 弁理士 内 原 晋 手続補正書 (方式) %式% 1、事件の表示 昭和62年 特 許 願第2722
32号発明の名称 半導体装置の製造方法 3、補正をする者 事件との関係
Claims (1)
- 半導体基板上に蒸着法によりTi−Pt層を形成した後
、ホトレジスト法とメッキ法により選択的に電極となる
第1のAu層を形成する工程と、次に前記Ti−Ptお
よび前記第1のAuを電導パスにしてホトレジスト法と
メッキ法によりビームリードとなる前記第2のAu層を
形成する工程と、次に前記第2のAu層をマスクにして
、塩素系ガスを主成分としAr又はO_2を添加したエ
ッチングガスを用いたドライエッチングを行い前記Pt
と前記Tiをエッチングする工程と、研磨法、ウェット
レジスト法を用いて裏面加工を行う工程とを含むことを
特徴とするビームリード形半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27223287A JPH0284734A (ja) | 1987-10-27 | 1987-10-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27223287A JPH0284734A (ja) | 1987-10-27 | 1987-10-27 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0284734A true JPH0284734A (ja) | 1990-03-26 |
Family
ID=17510961
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27223287A Pending JPH0284734A (ja) | 1987-10-27 | 1987-10-27 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0284734A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5618754A (en) * | 1994-12-22 | 1997-04-08 | Nec Corporation | Method of fabricating a semiconductor device having an Au electrode |
KR100319879B1 (ko) * | 1998-05-28 | 2002-08-24 | 삼성전자 주식회사 | 백금족금속막식각방법을이용한커패시터의하부전극형성방법 |
CN103915406A (zh) * | 2013-01-02 | 2014-07-09 | 国际商业机器公司 | 信号路径和制造多重图案化的半导体器件的方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5149392A (ja) * | 1974-08-29 | 1976-04-28 | Commissariat Energie Atomique | |
JPS6292323A (ja) * | 1985-10-17 | 1987-04-27 | Nec Corp | ドライエツチング方法 |
-
1987
- 1987-10-27 JP JP27223287A patent/JPH0284734A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
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CN103915406B (zh) * | 2013-01-02 | 2016-09-07 | 国际商业机器公司 | 信号路径和制造多重图案化的半导体器件的方法 |
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