JPH0284734A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に超高周波帯
で使用されるビームリード型ダイオードのように半導体
基板上から外部に延長するリードを有する装置に関する
もので、例えばビームリード構造をしたＧａＡｓ、７！
ツトキダイオードの電極形成に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a method for manufacturing a semiconductor device, and in particular to a method for manufacturing a semiconductor device, which has a lead extending outward from a semiconductor substrate, such as a beam-lead diode used in an ultra-high frequency band. Regarding equipment, for example, GaAs with a beam lead structure, 7!
Concerning electrode formation of Tsutoki diodes.
超高周波帯で使用される半導体装置のマイクロ波ＩＣ化
に伴い、小型で浮遊リアクタンスが小さいこと、実装が
便利なこと等が要求されることからビームリード形素子
が多く使用されている。特にミリ波帯で使用されるビー
ムリードダイオードとしてはより高いしゃ新局波数のも
のが要求されこの点から化合物半導体例えばＧ ａ Ａ
ｓが望ましい。With the shift to microwave ICs for semiconductor devices used in ultra-high frequency bands, beam-lead type devices are often used because they are required to be small, have low stray reactance, and be convenient to package. In particular, beam lead diodes used in the millimeter wave band are required to have a higher transmission frequency, and from this point of view, compound semiconductors such as GaA
s is desirable.
ところで従来のビームリードＧａＡｓダイオードのうち
ビームリードＧ ａ Ａ ｓショットキダイオードの製
造方法について述べる。第２図（Ｃ）は平面図、（ａ）
は（ｃ）のＡ−Ａ’’面図、（ｂ）は（ｃ）のＢ−Ｂ’
’面図である。第２図（ａ）に示すように低抵抗ＧａＡ
ｓ基板２１の上に活性層２２を気相成長法で形成して次
にＣＶＤ法により酸化膜２３を形成する。次に第２図（
ｂ）に示すようにフォトレジスト２４を用いてＰＲ法、
蒸着法によりオーミック用５ｉＯｚ開孔部２５とオーミ
ック金属層２６を形成してリフトオフ法により第２図（
ｃ）又は２（ｂ）のような形でオーミック電極を残した
後適当な熱処理を行いオーミック部を形成する。次に第
２図２（ａ）、 ２（ｃ）で示すようにＰＲ法にてショ
ットキ用５ｉＯｚ開孔部２７を形成する。Now, a method for manufacturing a beam-lead GaAs Schottky diode among conventional beam-lead GaAs diodes will be described. Figure 2 (C) is a plan view, (a)
is the AA'' view of (c), and (b) is the BB' view of (c)
'This is a front view. As shown in Figure 2(a), low resistance GaA
An active layer 22 is formed on the s-substrate 21 by vapor phase growth, and then an oxide film 23 is formed by CVD. Next, Figure 2 (
PR method using photoresist 24 as shown in b),
A 5iOz ohmic hole 25 and an ohmic metal layer 26 are formed by a vapor deposition method, and the ohmic metal layer 26 is formed by a lift-off method as shown in FIG.
After leaving an ohmic electrode in the form shown in c) or 2(b), an appropriate heat treatment is performed to form an ohmic part. Next, as shown in FIGS. 2(a) and 2(c), a 5 iOz Schottky hole 27 is formed by the PR method.
次に第２図３ （ａ） 、 ３ （ｂ） 、 ３ （ｃ
）で示すように蒸着法によりＴｉ層２８．Ｐｔ層２９を
順次蒸着した後、ＰＲ法により選択的に金メッキ層２１
１を形成する。次にフォトレジストを除去した後イオン
ミリング法によってＡｕ、Ｐｔ及びＴｉの一部をエツチ
ング除去した図が第２図４（ａ）、 ４（ｂ）。Next, in Figure 2 3(a), 3(b), 3(c
), a Ti layer 28. After sequentially depositing the Pt layer 29, the gold plating layer 21 is selectively deposited by PR method.
Form 1. Next, after removing the photoresist, parts of Au, Pt, and Ti were etched away by ion milling, as shown in FIGS. 4(a) and 4(b).
４（ｃ）である。次にＴｉをパスにしてＰＲ法により選
択的にＡｕメッキしてビームリード部２１２を形成する
。4(c). Next, a beam lead portion 212 is formed by selectively plating Au using the PR method with Ti as a pass.
次に、Ｔｉをウェットエツチングすることによって第２
図５ （ａ） 、 ５ （ｂ） 、 ５ （ｃ）のよう
な構造とする。上記ウェーハな裏面加工し所望の厚さに
してＰＲ法、Ｇ ａ Ａ ｓケミカル又はドライエ、チ
法により第２図６（ｃ）、 ６（ｄ）の構造のビームリ
ード形ＧａＡｓショットキダイオードを得る。但し第２
図６（ｄ）は同図６（ｃ）のｃ−ｃ’部部面面図ある。Next, the second layer is etched by wet etching the Ti.
The structure is as shown in FIGS. 5(a), 5(b), and 5(c). The back side of the wafer is processed to a desired thickness, and a beam lead type GaAs Schottky diode having the structure shown in FIGS. 6(c) and 6(d) is obtained by the PR method, GaAs chemical or dry etching method. However, the second
FIG. 6(d) is a partial cross-sectional view taken along line c-c' in FIG. 6(c).
以上述べたプロセスを以下「選択的にメッキされたＡｕ
をマスクにしたイオンミリングによる電極形成を含む従
来プロセス」と言う。The process described above is described below as “selectively plated Au”.
"This is a conventional process that involves electrode formation by ion milling using a mask."
又、従来のプロセスとしてもう一つのプロセスがあり以
下に述べる。第３図１（ａ）〜（ｃ）、 ２（ａ）〜
（Ｃ）に示す構造までは前記プロセスと同じである。There is also another conventional process, which will be described below. Figure 3 1(a)-(c), 2(a)-
The process up to the structure shown in (C) is the same as the above process.
次に第３図３（ａ）〜（ｃ）に示すようにＴｉ層３８、
Ｐｔ層３９．Ａｕ層３１１を蒸着法により形成しＰＲ法
によりフォトレジスト３１０を形成してフォトレジスト
３１０をマスクにしてイオンミリングを行いＡｕ３１１
．Ｐｔ３９及びＴｉ３８の一部をエツチング除去して第
３図４ （ａ） 。Next, as shown in FIGS. 3(a) to 3(c), a Ti layer 38,
Pt layer 39. An Au layer 311 is formed by a vapor deposition method, a photoresist 310 is formed by a PR method, and ion milling is performed using the photoresist 310 as a mask to remove the Au layer 311.
．． A portion of Pt 39 and Ti 38 is removed by etching as shown in FIG. 3 (a).
４ （ｂ）、 ４ （ｃ）の構造にする。以下ビームリ
ード形ＧａＡｓショットキダイオードにする迄前記プロ
セスと同じである。4 (b) and 4 (c). The process is the same as above until a beam-lead type GaAs Schottky diode is fabricated.
このプロセスを以後「フォトレジストをマスクにしたイ
オンミリングによる電極形成を含む従来プロセス」と言
う。This process will hereinafter be referred to as a "conventional process including electrode formation by ion milling using a photoresist as a mask."
上述した「選択的にメッキされたＡｕをマスクにしたイ
オンミリングによる電極形成を含む従来フロセス」では
以下の問題点がある。Ａｕをマスクにしてイオンミリン
グする為仕上げのＡｕより厚くメッキしなければならな
い。厚くメッキするとショットキ部とオーミック部のＡ
ｕがくっついてショートする時があり歩留低下の原因と
なっていた。「フォトレジストをマスクにしたイオンミ
リングによる電極形成を含む従来プロセス」では以下の
問題点がある。The above-mentioned "conventional process including electrode formation by ion milling using selectively plated Au as a mask" has the following problems. Since ion milling is performed using Au as a mask, the plating must be thicker than the final Au. When plated thickly, the A of the Schottky and ohmic parts
There were times when u stuck together and short-circuited, causing a decrease in yield. The ``conventional process that includes electrode formation by ion milling using a photoresist mask'' has the following problems.
フォトレジストをマスクにしてイオンミリングするため
イオンミリング後のレジスト焼きつきがあり歩留低下、
信頼度低下の原因となっていた。Because ion milling is performed using photoresist as a mask, resist burn-in occurs after ion milling, resulting in lower yields.
This caused a decline in reliability.
又、上記二連りのプロセス共通の問題、斜はイオンミリ
ング時のエツチングバラツキによりビームリードＡｕメ
ッキのパスにすべきＴｉがウェーハ内において無い部分
ができ従ってビームリード用Ａｕメッキができないとい
う問題があった。In addition, a problem common to the above two processes is that due to etching variations during ion milling, there are parts of the wafer that do not have Ti, which should be used as a pass for beam lead Au plating, and therefore Au plating for beam leads cannot be performed. there were.
本発明はこの点を考慮して歩留よくかつ信頼度の高い細
いパターンを有するデバイスでかつビームリード構造を
有する半導体素子の製造方法を提供するものである。即
ち本発明の方法は（１）基板上に蒸着法によりＴｉ−Ｐ
ｔ層を形成した後ＰＲ法とメッキ法により選択的に電極
となるＡｕ層を形成する工程と、
（２）その後上記Ｔｉ−ＰｔおよびＡｕを電導パスにし
てＰＲ法により７〜８μｍ程のビームリードとなるＡｕ
層を形成する工程と、
（３）次にｐｔ層の反応性イオンエツチングに於いてマ
スクとして上記Ａｕ層を用いそのマスク材としてのＡｕ
がエツチングされにくいドライエツチング方法を用いる
。In consideration of this point, the present invention provides a method for manufacturing a semiconductor element having a beam lead structure and a device having a thin pattern with high yield and high reliability. That is, the method of the present invention includes (1) depositing Ti-P on a substrate by vapor deposition;
After forming the t-layer, a step of selectively forming an Au layer to serve as an electrode by PR method and plating method; (2) After that, using the above Ti-Pt and Au as a conductive path, a beam of about 7 to 8 μm is formed by PR method. Au as lead
(3) Next, in reactive ion etching of the PT layer, the above Au layer is used as a mask, and the Au layer is used as a mask material.
Use a dry etching method that prevents etching.
（４）エツチングガスとして塩素系ガスを主成分として
用いＡｒ系ガスなどに添加することによりＰｔ膜とＴｉ
膜を反応性イオンエツチングする工程
とを有するビームリード型ダイオードの製造方法である
。(4) By using chlorine-based gas as the main component as an etching gas and adding it to Ar-based gas, etc., the Pt film and Ti
A method of manufacturing a beam lead type diode includes a step of reactive ion etching of a film.
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の一実施例の図であり（ｃ）は平面図（
ａ）はショットキ一部が形成されるＡ−Ａ’縦断面図、
Ｂ−Ｂ’はオーミック部が形成されるＢ−Ｂ’の縦断面
図である。第１図１（ａ）に示すようにＧａＡｓ基板１
１上に気相成長法又はイオン注入法により動作層１２を
形成し、次にＣＶＤ法により酸化膜１３を形成する。次
に第１図１（ｂ）に示すようにフォトレジスト１４を用
いて蒸着法によりＡｕＧｅ−Ｎｉ層１６を所望の厚さだ
け蒸着する。この基板をリフトオフすると第１図１（ｃ
）のごとくになる。次に第１図２ （ａ） 、 ２ （
ｃ）に示すとと＜ＰＲ法によりショットキ開孔部１７を
形成する。このときオーミック部ゆ第１図２（ｂ）に示
すごとくになっているままである。FIG. 1 is a diagram of one embodiment of the present invention, and (c) is a plan view (
a) is an AA' vertical cross-sectional view where a part of the Schottky is formed;
B-B' is a vertical cross-sectional view of B-B' where an ohmic portion is formed. As shown in FIG. 1(a), a GaAs substrate 1
An active layer 12 is formed on the active layer 1 by vapor phase growth or ion implantation, and then an oxide film 13 is formed by CVD. Next, as shown in FIG. 1B, an AuGe--Ni layer 16 is deposited to a desired thickness using a photoresist 14 by a vapor deposition method. When this board is lifted off, it is shown in Figure 1 (c).
). Next, Fig. 1 2 (a), 2 (
As shown in c), Schottky openings 17 are formed by the PR method. At this time, the ohmic portion remains as shown in FIG. 2(b).
次に第１図３（ａ）〜（ｃ）に示すごとく上記基板にＴ
ｉ１８とＰｔ１９を蒸着法により順次形成してフォトレ
ジスト１１０によりＰＲ法を用いて選択的に電極となる
Ａｕ １１１を形成する。続いてレジストを除去した後
上記Ｔｉ−Ｐｔ及びＡｕを伝導パスしてＰＲ法、メッキ
法によりビームリードとなるＡｕ１１２を形成する。Next, as shown in FIG. 1 3(a) to 3(c), T
I18 and Pt19 are sequentially formed by a vapor deposition method, and Au 111, which will become an electrode, is selectively formed using a photoresist 110 and a PR method. Subsequently, after removing the resist, the Ti--Pt and Au are conductively passed, and Au 112 which will become a beam lead is formed by a PR method and a plating method.
次に第１図５（ａ）〜（Ｃ）のように反応性エツチング
装置を用いて、例えばマグネトロン型反応性イオンエツ
チング装置を用いて、エツチング室内の一方の電極上に
前記ウェーハを配置し、ＣＣ４７２Ｆ ２エツチングガ
スにＡｕガスを導入すると共に、各電極間に高周波電圧
を印加する。この時の各膜のエツチング速度は第１表に
示すようにＣＣｊ７ｚＦｔにＡｒを添加することにより
、Ａｕ膜のエツチング速度を低下させることができる。Next, as shown in FIGS. 5(a) to 5(C), using a reactive etching apparatus, for example, a magnetron type reactive ion etching apparatus, the wafer is placed on one electrode in an etching chamber, Au gas is introduced into the CC472F2 etching gas, and a high frequency voltage is applied between each electrode. As shown in Table 1, the etching rate of each film at this time can be reduced by adding Ar to CCj7zFt.
さらに本構造の場合は下地膜としてＴｉ１８を用いるた
め更に０２を添加してＴｉのエツチング速度を低下させ
る。Furthermore, in the case of this structure, since Ti18 is used as the base film, 02 is further added to reduce the etching rate of Ti.
第１表
（単位人／ ｍｉｎ ）
このようなＣＣＲｔＦ ２＋Ａ ｒ ＋（ｈエッチング
ガスを用いることにより第１図５（ａ）〜（Ｃ）に示す
ようにＡｕ１ｌｌをマスクにしてＰｔ１９を選択的にエ
ツチングすることができる。Table 1 (unit person/min) By using such a CCRtF2+A r + (h etching gas), Pt19 was selectively etched using Au111 as a mask, as shown in FIG. can do.
更に第１図６（ａ）〜（ｃ）のようにＴｉ１８をＡｕ１
ｌｌとＰｔ１９マスクにして反応性イオンエツチングす
る。ここでＰｔ−Ｔｉを連続してエツチング除去しても
かまわない。Furthermore, as shown in Fig. 1 6(a) to (c), Ti18 is replaced by Au1
Reactive ion etching is performed using ll and Pt19 masks. Here, Pt--Ti may be removed by continuous etching.
次に上記基板を裏面研磨、裏面エツチングによりウェー
ハ厚さを所望の厚さ（ふつう４０〜６０μｍ）にして更
にＰＲ法により裏面ＧａＡｓ部を選択的に除去して第１
図７ （ｄ）、 ７ （ｃ）のごとくに仕上げること
によりビームリード形Ｇ ａ Ａ ｓショットキダイオ
ードが製造できる。Next, the back surface of the substrate is polished and etched to a desired wafer thickness (usually 40 to 60 μm), and the GaAs portion on the back surface is selectively removed using the PR method.
By finishing as shown in FIGS. 7(d) and 7(c), a beam-lead type GaAs Schottky diode can be manufactured.
第４図は本発明の他の実施例の縦断面図である。FIG. 4 is a longitudinal sectional view of another embodiment of the invention.
第４図（ａ）と（ｃ）に示すようにＮ−型Ｓｉウェーハ
基板４１に拡散法ＰＲ法を用いて選択的にＮ＋拡散層４
２、Ｐ＋型拡散層４３を形成し熱酸化法又はＣＶＤ法に
より酸化膜４４と絶縁層４５を形成した後ＰＲ法により
オーミックコンタクト窓４６を形成し前記実施例と同じ
ようにＴｉ（４７） −Ｐ ｔ （４８） −Ａｕ （
４９）電極とビームリードＡｕ（４１０）を形成する。As shown in FIGS. 4(a) and 4(c), an N+ diffusion layer 4 is selectively formed on an N- type Si wafer substrate 41 using the diffusion PR method.
2. After forming a P+ type diffusion layer 43 and forming an oxide film 44 and an insulating layer 45 by a thermal oxidation method or a CVD method, an ohmic contact window 46 is formed by a PR method, and Ti(47) − is formed in the same manner as in the previous embodiment. P t (48) -Au (
49) Form electrodes and beam leads Au (410).
次に前記実施例と同様に裏面加工して第４図（ｄ）と第
４図（Ｃ）に示すようにビームリード形のＰＩＮダイオ
ードを得ることができる。このように本発明はビームリ
ード形ダイオードであればＧ ａ Ａ ｓでもＳｉでも
よく又、ダイオードでなくトランジスタでも適用される
。即ちビームリード形半導体であれば適用できる。Next, the back surface is processed in the same manner as in the previous embodiment to obtain a beam lead type PIN diode as shown in FIGS. 4(d) and 4(C). As described above, the present invention can be applied to beam-lead diodes made of GaAs or Si, and can be applied not only to diodes but also to transistors. That is, it can be applied to any beam lead type semiconductor.
以上説明したように本発明を用いることにより次の効果
がある。As explained above, the following effects can be obtained by using the present invention.
■ ＡｕをマスクにしてＰｔとＴｉをエツチングするた
めフォトレジストをマスクにしてイオンミリングする時
のようにフォトレジストの焼きつきによる歩留低下、信
頼度低下が無い。(2) Since Pt and Ti are etched using Au as a mask, there is no reduction in yield or reliability due to burn-in of the photoresist, unlike when ion milling is performed using photoresist as a mask.
■ Ａｕをあらかじめ厚くする必要がないのでショット
キ部とオーミック部の電極がくっつくなどのショート不
良が無くなり微細加工が可能。■ Since there is no need to thicken the Au in advance, there are no short-circuit defects such as contact between the Schottky and ohmic electrodes, and microfabrication is possible.
■ ミリングによってビームリードメッキ用パスが無く
なるということが起ったが本発明の場合Ｔｉ−Ｐｔが蒸
着されたままの状態でメッキ工程になるからエツチング
バラツキによりパスが無くなるということは起こらずビ
ームリードメッキネ良が無く歩留が向上する。■ It happened that the beam lead plating path was lost due to milling, but in the case of the present invention, the plating process is performed with the Ti-Pt still deposited, so the loss of the path due to etching variations does not occur, and the beam lead plating path is lost. There is no plating quality and the yield is improved.
第１図は本発明の一実施例を製造工程順に示した図で同
図１ （ａ）〜６ （ａ）、および同図１（ｂ）〜６（
ｂ）は断面図、同図１ （ｃ）〜７ （ｃ）は平面図、
同図７（ｄ）は同図７（ｃ）のＣ−Ｃでの断面図である
。尚、各図の（ａ）、（ｂ）はそれぞれ対応する図（ｃ
）のＡ−Ａ’、Ｂ−Ｂ’での、断面図である。第２図は
従来法を製造工程順に示した図で、同図１（ａ）〜５（
ａ）および同図１（ｂ）〜５（ｂ）は断面図、同図１
（ｃ）〜５ （ｃ）は平面図、同図６（ｄ）は同図６（
ｃ）のＣ−Ｃ’での断面図である。尚各図の（ａ）。
（ｂ）はそれぞれ対応する図のＡ−Ａ’、Ｂ−Ｅ’での
断面図である。第３図は従来の他の方法を製造工程順に
示した図で、同図１（ａ）〜５（ａ）および同図１（ｂ
）〜５（ｂ）は断面図、同図１（Ｃ）〜６（ｃ）は平面
図、同図６（ｄ）は同図６（Ｃ）のＣ−Ｃ’での断面図
である。尚各図の（ａ） 、 （ｂ）はそれぞれ対応す
る図のＡ−Ａ’、Ｂ−Ｂ’での断面図である。第４図（
ａ）および（ｄ）は本発明の他の実施例の断面図、同図
（ｂ）および（ｃ）はその平面図である。
１１ 、２１ 、３１−−ＧａＡｓ基板、１２゜２２．
３２・・・・・・動作層、１３，２３．３３・・・・・
・ＣＶＤＳｉＯ２、１４，１１０，２４，２１０゜３４
．３１０・・・・・・フォトレジスト、１５，２５゜３
５．４６・・・・・・オーミックコンタクト開孔部、１
６．２６．３６＝ＡｕＧｅ−Ｎｉ、１７゜２７．３７・
・・・・・ショットキー開孔部、１８゜２８．３８．４
７・・・・・・Ｔｉ、１９，２９，３９゜４８・・・・
・・Ｐｔ、１１１，２１１，３１１．４９・・・・・電
極となるＡｕ、１１２，２１２，３１２゜４１０・・・
・・・ビームリードとなるＡｕ、１１３゜２１３、３１
３・・・・・・ＧａＡｓ、 ４１−Ｎ−３ｉ基板、４２
・・・・・・Ｎ＋拡散層、４３・・・・・・Ｐ＋拡散層
、４４・・・・・・５ｉＯｚ、４５・・・・・・絶縁層
。
代理人 弁理士 内 原 晋
手続補正書
（方式）
％式％
１、事件の表示 昭和６２年 特 許 願第２７２２
３２号発明の名称
半導体装置の製造方法
３、補正をする者
事件との関係FIG. 1 is a diagram showing an embodiment of the present invention in the order of manufacturing steps.
b) is a cross-sectional view, Figures 1(c) to 7(c) are plan views,
7(d) is a sectional view taken along line CC in FIG. 7(c). Note that (a) and (b) in each figure are the corresponding figure (c
) is a sectional view taken along lines AA' and BB'. Figure 2 is a diagram showing the conventional method in the order of manufacturing steps, and Figures 1(a) to 5(
a) and Figures 1(b) to 5(b) are cross-sectional views, Figure 1
(c) to 5 (c) is a plan view, and Figure 6 (d) is Figure 6 (
It is a sectional view taken along CC' of c). (a) of each figure. (b) is a sectional view taken along lines AA' and BE' of the corresponding figures. FIG. 3 is a diagram showing another conventional method in the order of manufacturing steps; FIGS. 1(a) to 5(a) and 1(b)
) to 5(b) are cross-sectional views, FIG. 1(C) to 6(c) are plan views, and FIG. 6(d) is a sectional view taken along line CC' in FIG. 6(C). In addition, (a) and (b) of each figure are sectional views taken along AA' and BB' of the corresponding figure, respectively. Figure 4 (
Figures a) and (d) are cross-sectional views of other embodiments of the present invention, and figures (b) and (c) are plan views thereof. 11, 21, 31--GaAs substrate, 12°22.
32... Operating layer, 13,23.33...
・CVDSiO2, 14,110,24,210°34
．． 310...Photoresist, 15,25°3
5.46...Ohmic contact hole, 1
6.26.36=AuGe-Ni, 17°27.37・
...Schottky hole, 18°28.38.4
7...Ti, 19,29,39°48...
...Pt, 111,211,311.49...Au, which becomes the electrode, 112,212,312°410...
...Au becomes the beam lead, 113°213,31
3...GaAs, 41-N-3i substrate, 42
...N+ diffusion layer, 43...P+ diffusion layer, 44...5iOz, 45...insulating layer. Agent: Susumu Uchihara, patent attorney Procedural amendment (method) % formula % 1, Indication of case 1988 Patent Application No. 2722
Title of invention No. 32: Method for manufacturing semiconductor devices 3. Relationship with the amendr case
Claims (1)
、ホトレジスト法とメッキ法により選択的に電極となる
第１のＡｕ層を形成する工程と、次に前記Ｔｉ−Ｐｔお
よび前記第１のＡｕを電導パスにしてホトレジスト法と
メッキ法によりビームリードとなる前記第２のＡｕ層を
形成する工程と、次に前記第２のＡｕ層をマスクにして
、塩素系ガスを主成分としＡｒ又はＯ＿２を添加したエ
ッチングガスを用いたドライエッチングを行い前記Ｐｔ
と前記Ｔｉをエッチングする工程と、研磨法、ウェット
レジスト法を用いて裏面加工を行う工程とを含むことを
特徴とするビームリード形半導体装置の製造方法。After forming a Ti-Pt layer on a semiconductor substrate by a vapor deposition method, a step of selectively forming a first Au layer to serve as an electrode by a photoresist method and a plating method; A step of forming the second Au layer which will become a beam lead by photoresist method and plating method using Au as a conductive path, and then using the second Au layer as a mask to form Ar or Ar with chlorine-based gas as the main component. Dry etching was performed using etching gas added with O_2 to remove the Pt.
A method for manufacturing a beam lead type semiconductor device, comprising the steps of: etching the Ti; and processing the back surface using a polishing method or a wet resist method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27223287A JPH0284734A (en) | 1987-10-27 | 1987-10-27 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27223287A JPH0284734A (en) | 1987-10-27 | 1987-10-27 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0284734A true JPH0284734A (en) | 1990-03-26 |
Family
ID=17510961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27223287A Pending JPH0284734A (en) | 1987-10-27 | 1987-10-27 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0284734A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5618754A (en) * | 1994-12-22 | 1997-04-08 | Nec Corporation | Method of fabricating a semiconductor device having an Au electrode |
| KR100319879B1 (en) * | 1998-05-28 | 2002-08-24 | 삼성전자 주식회사 | Method of forming lower electrode of capacitor using dry etching of platinum group metal film |
| CN103915406A (en) * | 2013-01-02 | 2014-07-09 | 国际商业机器公司 | Signal path and method of manufacturing a multiple-patterned semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5149392A (en) * | 1974-08-29 | 1976-04-28 | Commissariat Energie Atomique | |
| JPS6292323A (en) * | 1985-10-17 | 1987-04-27 | Nec Corp | Dry etching method |
-
1987
- 1987-10-27 JP JP27223287A patent/JPH0284734A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5149392A (en) * | 1974-08-29 | 1976-04-28 | Commissariat Energie Atomique | |
| JPS6292323A (en) * | 1985-10-17 | 1987-04-27 | Nec Corp | Dry etching method |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5618754A (en) * | 1994-12-22 | 1997-04-08 | Nec Corporation | Method of fabricating a semiconductor device having an Au electrode |
| KR100319879B1 (en) * | 1998-05-28 | 2002-08-24 | 삼성전자 주식회사 | Method of forming lower electrode of capacitor using dry etching of platinum group metal film |
| CN103915406A (en) * | 2013-01-02 | 2014-07-09 | 国际商业机器公司 | Signal path and method of manufacturing a multiple-patterned semiconductor device |
| CN103915406B (en) * | 2013-01-02 | 2016-09-07 | 国际商业机器公司 | The method of the semiconductor devices of signal path and the multiple patterning of manufacture |
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