JPH028394B2

JPH028394B2 -

Info

Publication number: JPH028394B2
Application number: JP53135136A
Authority: JP
Inventors: Reimando Burutsukuhaato Maasharu
Original assignee: Minnesota Mining and Manufacturing Co
Current assignee: 3M Co
Priority date: 1977-11-02
Filing date: 1978-11-01
Publication date: 1990-02-23
Also published as: DK151742C; DK483078A; NO783652L; MX147789A; ZA785455B; SE455550B; IT7851733A0; GB2007888B; FR2408190B1; PL130939B1; PL210665A1; ATA777878A; JPS5474716A; NO156807C; GB2007888A; US4145683A; CH640970A5; AU4125678A; BR7807240A; AU515792B2

Description

【発明の詳細な説明】本発明は可聴周波範囲にあるようなアナログ信
号を磁気記録テープのような記録媒体上に記録す
るのに適した対応するデイジタル信号に処理する
電子装置で、特にかかるデイジタル信号を再生し
たり、出力アナログ可聴周波信号に再変換する時
の誤り訂正に関する装置に関するものである。

専門的なオーデイオ・レコーデイングは一般
に、トラツクの数が４、８、又は16トラツクのよ
うな多くのトラツクのアナログ・オーデイオ信号
をマスター・テープに記録し、そのマスター・テ
ープは他の音をダビングするために他のマスタ
ー・テープと混合され、更にその混合されたマス
ター・テープは単一のモノラル・トラツク、２つ
のステレオ・トラツク、又は４つのクアドラホニ
ツク（quadraphonic）・トラツクを有するサブ・
マスター・テープに混合される所から始まる。ま
た、サブ・マスター・テープはレコード盤及び予
め録音されたテープの製造に使用されるので、ア
ナログ信号に固有の欠陥、即ち不完全さも続いて
作成されるマスターに収録され、すべての製造さ
れるコピーの一部となつてしまう。そのような多
くの不完全さを完全に削除できないならば、それ
らを大幅に減らすために、専門的オーデイオ録音
をする者は、一般に器械工学及びコンピユータ・
データ処理分野に使用されているようなデイジタ
ル録音装置の採用をオーデイオに使用するために
現在広く考えている。例えば、米国特許第
3786201号（Hyers et al）で示しているような
かかる録音装置においては、アナログ信号は定期
的にサンプルされ、各サンプルに対応してデイジ
タル・ワードを発生している。テープ・インター
フエースへの信号はすぐれたデイジタル信号のみ
であり、本質的に数字の内容でないので、たとえ
再録、混合等をくり返しても、デイジタル化され
た可聴周波信号の完全性は維持され、録音された
音質が悪くなることもない。デイジタル・パルス
の振幅又はパルス立上り時間等の減衰は普通の信
号処理技術により回復できるものである。

しかしながら、そのようなデイジタル・オーデ
イオ・レコーダーを本来希望しているにもかかわ
らず、いまだ専門的なレコーデイング産業界に受
け入れられていない。少なくとも受け入れられな
い理由の一部としては、磁気記録テープにあるよ
く知られているドロツプ・アウト問題のような記
録媒体の欠陥から生じるようなデイジタル化され
た信号のエラー傾向であつたと信じられている。
普通のアナログ・オーデイオ・レコーダーにおけ
るような可聴周波信号の瞬間的な損失を生じるだ
けよりもむしろ、デイジタル・ビツトの損失は、
最も時機の悪い時に発生した場合には、全く同期
を失い、その結果それ以降のデイジタル信号のす
べてが意味がなくなるということである。かかる
全体的損失を避けるために、多くのビツトから構
成されたデイジタル化されたデータ・ワードを各
各が同期ワードでインデツクスされるブロツク又
はフレームに分類することが慣例的である。かか
る装置もまだ所定のフレーム内のデータの損失を
防止してなく、その損失は意図された音の実際の
損失と同様に出力レベルの好ましくない移動又は
他の妨害雑音に帰因しているのである。

コンピユータ又は他のデータ処理情報の損失を
防止するために、再生信号の中のエラーを検査
し、検出されたエラーを修正する装置が開発され
た。かかる装置は本質的にデイジタル・オーデイ
オ・レコーダーに使用されるのに知られていな
い。一般的には、かかるデータ処理レコーダー
は、主要のトラツクのエラーが識別された場合
も、もとどおりに再生される冗長情報を備えてい
ることにより誤り訂正を可能にしている。最も簡
単なものとしては、かかる装置は２つの（又はそ
れ以上の）完全に余分なデータ・トラツクを設
け、各トラツク上に同じ情報を記録している。特
に、２つのトラツク上のデータは、両トラツクに
かかる単一の欠陥が信号の同じ部分の損失を生じ
ないように、テープの長さ方向に沿つて空間的に
ジグザグに配置されていることが望ましい。かか
る完全に冗長な装置は技術的に実行可能である
が、それは明らかに他の必要な場合の２倍の記録
媒体を必要とする。更に、デイジタル・データと
共に誤り訂正コードを発生し、記録するより洗練
された記録装置も工夫されており、誤りが検出さ
れた時には、訂正コードを解読し、誤つたデータ
に対応する正しくされたデータ部分を再生する。
かかる装置は一般に多重トラツクを利用してお
り、その中の１本又はそれ以上のトラツクはもつ
ぱら誤り訂正コード（ECC）を蓄積するのにあ
てられている。米国特許第3745528号を参照され
たい。その特許においては、誤り検出動作は、再
生信号の品質、即ち全体の波形等を決定すること
によつて発生される誤りポインター（誤りデー
タ・ブロツクを指摘する）を備えている。

しかしながら、すべてのデータ・システム又は
レコーデング・システムは多重トラツク・レコー
デイングに従つているわけではなく、即ち詳細に
は従来使用していたレコーダー・システムと両立
することを希望しており、誤り訂正動作を採用し
た単一トラツクのデイジタル・オーデイオ・レコ
ーダーを提供することが望ましいのである。米国
特許第3913068号（Patel）においては、データ・
ブロツクの終りに誤りチエツク・コードを有し、
外部表示器が検出されて、誤り訂正の必要を開始
するデータ・フオーマツトを利用した単一トラツ
ク・レコーダーが開示されている。

上記装置とは対照に、本発明は単一トラツクの
適当な記録媒体にデイジタル化され、記録された
可聴周波信号を処理する回路を示しているのであ
り、その回路は外部に発生された誤りポインター
も必要なく、誤つたデータの代りにフレーム内の
正しくされたデータの再構成を可能にする誤り訂
正機能を有している。本発明の回路は記録及び再
生の両部分を備えている可聴周波デイジタル記録
装置に特に使用するようにされたものである。

本発明によれば次の構成手段(a)〜(d)を有する符
号化及び訂正装置が提供される： (a) 記録媒体上に直列に記録されるべきデイジタ
ルデータを処理して各フレームが所定数のデー
タ・ワードと該フレームから充分に離れた所に
おかれている異なる予め選択された２つのフレ
ーム内における各データ・ワードから形成され
るパリテイ・ワードと該フレームのデータ・ワ
ード及びパリテイ・ワードに対応するエラー・
チエツク・コード・ワードと特定同期ワードと
を有する一連のフレームにするための符号化手
段： (b) 再生時にフレーム内の誤り信号を検出してフ
レーム・エラー信号を発生し、該エラー信号に
応答して訂正されたデータ・ワードを発生し
て、先に検出された誤り信号の代りに該訂正ワ
ードを挿入するための訂正手段； (c) 前記符号化手段２２が次の手段），）を
有し、）予め選択されたデータ・ワードをそ
れらの発生に従つて記憶するための記憶手段６
６，６８、）再生時には前記フレーム・エラ
ー信号によつて特定された誤りデータ・ワード
の再構成を可能にするには充分なパリテイ・ワ
ードを前記予め選択されて記憶されたデータ・
ワードから発生するための排他的論理回路７
６； (d) 前記訂正手段３２，３４，３６が次の手段
），）を有する、）再生されたデータ・
ワードから対応するエラー・チエツク・コー
ド・ワードを再発生して各フレームの再生され
たエラー・チエツク・コード・ワードと比較
し、これらが不一致の場合はフレーム・エラ
ー・信号を提供するためのエラー認識回路３２
及び、）再生されたデータ・ワードを周期的
に入力するためのデータ・ワード・メモリ１８
６と、該メモリから出力されたデータ・ワード
を入力するためのデータ・ワード・ラツチ２２
０と、対応するパリテイ・ワードを入力するた
めのパリテイ・ワード・ラツチ１８２と、該ラ
ツチ内のパリテイ・ワードと結合してデータ・
ワード・ラツチ内のデータ・ワードから訂正さ
れたデータ・ワードを発生するための別の排他
的論理回路２２４と、誤りデータ・ワードの代
りにデータ・ワード・メモリ１８６内に訂正さ
れたデータ・ワードを挿入するためのゲート手
段１８０とを有する再構成手段３４。

符号化装置は下式により予め選択される少なく
とも２つの他のフレームのデータ・ワードの排他
的組み合せにより各フレームのパリテイ・ワード
を発生する装置を有している。

P^N _K＝D^N+n _K+jD^N+m _K+k ここで、 P^N _KはフレームＮのセグメントＫにある所定の
パリテイ・ワードであり、 D^N+n _K+jはフレームＮ＋ｎのセグメントＫ＋ｊに
ある所定のデータ・ワードであり、 D^N+m _K+kはフレームＮ＋ｍのセグメントＫ＋ｋに
ある所定のデータ・ワードである。

これらの式において、Ｋ，ｊ，ｋ，ｍ，ｎはす
べて整数であり、ｍとｎは互いに等しくなく、ゼ
ロでもない。このようにして符号化されたパリテ
イ・ワードは不正に再生される各フレームを検出
することができる。更に回路は正しくないフレー
ムのデータ・ワードから最初に発生されるパリテ
イ・ワードと正しくなく再生されるフレームのデ
ータ・ワードの代りに連続する再生信号の中に挿
入される正しくされたデータ・ワードとを組み合
わせて、他の予め選択されたフレームの少なくと
も１つのフレームのデータ・ワードから正しくな
いフレームの正しいデータ・ワードを再構成する
ことを可能にしている。

更に望ましいことには、デイジタル化された信
号が記録される前記記録媒体のたつた１つの欠陥
が所定のフレーム及び予め選択されたフレームの
両フレームに、対応する信号の損失を引き起す可
能性を最小にするために、所与のフレームのデー
タ・ワードから異なる所定の時間間隔で空間的に
置かれているデータ・ワードを有するようにフレ
ームが予め選択され、この時間間隔は予め選択さ
れたフレームから所与のフレームを十分に分離す
るほど長く取られる。

記録部分の符号化装置は、各フレームが選択さ
れた数のデータ・ワード、パリテイ・ワードを有
している一連のフレームを提供する装置を有して
いることが好ましい。好ましいことには、各パリ
テイ・ワードは２つの部分に分けられており、そ
の各々は所定のフレームの中でデータ・ワードの
すぐ後に位置付けられている。更に、パリテイ・
ワード発生装置は、各々が所定のフレームから異
なる多くのフレーム、即ちＮフレーム離れた所に
置かれている異なる予め選択されたフレーム内の
少なくとも２つの所定の空間的位置のデータ・ワ
ードから所定のフレームのパリテイ・ワードを発
生する装置を有していることが望ましい。

所で、例えば、各フレームは16個の16ビツト・
データ・ワードと８個の16ビツト・パリテイ・ワ
ードを有していることが望ましい。各16ビツト・
データ・ワードは、記録される最高周波数に対応
する周期以下に選定されたサンプリング期間の間
の対応する入力アナログ可聴周波信号の振幅を表
示する。即ち、20KHzの上限周波数の周期は50μ
秒であるので、20μ秒のサンプリング期間である
ことが望ましい。各16ビツト・パリテイ・ワード
は２つの８ビツト部分に分割されており、その各
８ビツト部分は１つのデータ・ワードに続くよう
に挿入されている。

パリテイ・ワードは前の２つのフレームのデー
タ・ワードから作成されることが望ましく、１方
のフレームは、その時構成されたフレームの15フ
レーム前にあり、他方は30フレーム前にある。更
に、各フレームの16個のデータ・ワード及び８個
のパリテイ・ワードの順序内の特定のパリテイ・
ワードはそのフレーム内の同じ相対位置（即ちｊ
＝０）にあるＮ＋15番目のフレームのデータ・ワ
ードから、及び連続する相対的位置（即ち、ｋ＝
１）にあるＮ＋30番目のフレームのデータ・ワー
ドから作成することが望ましい。一般的に、符号
化装置は受信したデータを一時に蓄積するシス
ト・レジスタ又はランダム・アクセス・メモリを
有して、連続的に受信したデータ・ワードからパ
リテイ・ワードの構成を可能にしている。符号化
装置は誤りチエツク・ワード及び同期ワードを発
生する装置と各フレームを完全にするためにそれ
ぞれのワードを組み合わせる装置を有している。

類似的には、回路は、記録媒体上の記録された
データに対応するデイジタル再生信号を提供する
装置と、誤つたフレームがあるかを確かめるため
にデイジタル再生信号を処理する装置と、フレー
ムの中の正しくされたデータ・ワードを再構成
し、誤つたデータ・ワードの代りにその正しくさ
れたデータ・ワードを挿入する装置と、その処理
され、正しくされたデイジタル再生信号を対応す
るアナログ出力可聴周波信号に変換する装置とを
有する再生部分を有している。誤つたフレームが
あるかを確かめる装置は、受信フレームに対応す
る誤りチエツク・コード・ワードを発生するため
に受信再生信号に応答し、再発生された誤りチエ
ツク・ワードをそのフレームの終りで受信した対
応する誤りチエツク・コード・ワードと比較し、
両比較ワード間に整合がない時には前記誤つたフ
レームを表示するフレーム誤り信号を提供するシ
フト・レジスタ及び論理回路を有しているような
装置を有している。フレーム再構成装置は、前記
誤つたフレームのデータ・ワードの再構成に必要
なパリテイ・ワード、データ・ワードを有してい
る予め選択されたフレームに相当する信号が受信
されるまで、各フレームに相当する再生信号を一
時的に記憶する装置を有している。フレーム誤り
信号が受信されると、予め選択されたフレーム内
の受信されたパリテイ・ワード、データ・ワード
から修正されたデータ・ワードを再構成し、その
再構成された修正データ・ワードを処理されたデ
イジタル再生信号内の適当な空間的位置に挿入す
る。

FIFOメモリ及び関連するシフト・レジスタを
有し、“ワウ”や“フラツター”及び受信した再
生信号の中の他の時間的不規則性を修正する装置
も備えていることが望ましい。そのような時間ベ
ース修正装置は、再生制御・時間発生ネツトワー
クからの固定クロツク・パルス信号に応答し、そ
の速度で受信信号をロツクする装置と、記録媒体
の駆動装置を制御し、同期ワードの平均周期が固
定クロツク・パルス信号と同じであることを保証
するサーボ装置を有している。誤り訂正装置は再
生制御・時間発生ネツトワークからのタイミング
信号により制御される関連する論理ゲート等だけ
でなく、シフトレジスタやランダム・アクセス・
メモリ（RAM）を有している。フレーム誤り信
号が受信された時に、データ・ラツチ回路網が作
動するように、連続するデータ・ワードはRAM
内にフレーム毎に受信され蓄積される。適当な連
続するフレームからのデータ・ワードは排他的論
理和ゲートのバンクのようなデータ再構成ネツト
ワーク内で適当なパリテイ・ワードと一緒に操作
される。再構成されたデータ・ワードはもとの欠
陥データ・ワードとしてデータの流れ内の同じ相
対位置のRAMに戻され、必要なものとして修正
されたデータ・ワードはデイジタル・アナログ変
換装置に対する並列データから直列データへの変
換器ように連結されている。

ここに記述されたような誤り訂正機能を有した
単一トラツク記録装置は、記録ヘツド、再生ヘツ
ドの費用を最小にし、それに応じて記録媒体をよ
り狭くし、従つて記録媒体の取り扱いを容易にす
ることが特に好ましいものである。好適実施例に
おいては、45ipsで動く１インチ・テープを有す
る記録装置が、各トラツクのデータを誤り訂正機
能で保護している並列な32のトラツクを記録する
のに適していることがわかつた。かかる装置は多
重トラツク記録、混合が好ましい機能である専門
的オーデイオ・レコーダーに特に有益である。

まず、第１図を参照すると、誤り訂正機能を有
した可聴周波・デイジタル記録装置の好適実施例
の全ブロツク図が図示されている。図に示すよう
に、記録装置１０は記録部分１２と再生部分１４
を有している。端子１６で受信されるアナログ可
聴周波入力信号は、記録装置内で処理されること
が好ましい周波数以上のすべての周波数を取り除
くローパスフイルター１８を通して連結されてい
る。一般的に、上限遮断周波数として、20KHzが
都合がよいものとされている。入力アナログ信号
を処理するに特に好ましいフイルターは、T.T.
E.，InC.，Los Angeles，Californiaで製造され
たType V87E 20KHzのローパスフイルターであ
る。

このようにフイルターされたフイルター１８か
らのアナログ信号は、そのアナログ信号を対応す
る直列に配列されたデイジタル信号に変換するア
ナログ・デイジタル変換器２０に連結されてい
る。かかるアナログ・デイジタル変換器は当分野
においてありふれたものであり、Analegic
CompanyからのModel MP 8016として購入され
るものであるか又は適当に変更されたものであ
り、所望のダイナミツク範囲に対応して適当な数
のデイジタル・ビツトを提供するものである。

変換器２０からの連続したデイジタル信号は記
録符号化装置２２に連結されている。その符号化
装置２２は第３図に詳細に示されており、連続的
デイジタル・ビツトを各々のフレームが複数個の
データ・ワード、パリテイ・ワード、誤り訂正ワ
ード、同期ワードを有している一連のフレームに
分割するように、連続デイジタル信号を処理して
いる。そのようにして、連続入力は、続いて受信
されるデータに対応してパリテイ・ワードを発生
するために、続いて受信されるデータ・ワードを
作動するように一時的に蓄積される並列入力に変
換される。それから、これらの発生されたパリテ
イ・ワードは一時的に蓄積されたデータ・ワード
とともに配列され、所定のフレームを形成する。

記録制御装置及び時間発生装置２４はＡ／Ｄ変
換器２０と記録符号化装置２２に連結され、Ａ／
Ｄ変換器２０が変換器２０内の所定のサンプリン
グ時間に対応してデイジタル・ビツトを発生する
サンプリング時間を制御している。アナログ信号
の中に存在する最高周波数、即ち20KHzまでの周
波数を確実に再生するために、サンプリング期間
はその周波数の周期以下であることが本質であ
る。20KHzの信号は50マイクロ秒の周期であるの
で、サンプリング周期は20マイクロ秒であること
が望ましい。記録制御装置及び時間発生装置２４
は更に、適当なタイミング信号を供給するため
に、記録符号化装置２２に連結され、配列された
デイジタル信号内のデータ、パリテイ、誤り訂
正、同期ワードの各々の長さを制御する。そこか
ら発生されたデータ・ワード、パリテイ・ワード
は並列なデイジタル形式に処理されることが望ま
しい。パリテイ・ワードを発生する適当な処理が
完了した後、パリテイ・ワードとデータ・ワード
は、普通のシフト・レジスタのような並列・直列
変換器を通して連結され、連続出力を提供する。
データ・ワード、パリテイ・ワード、連続に配列
された誤りコード・ワード、同期ワードに対応す
る連続出力は制御装置の出力スイツチを通して連
結され、適当な順序でそれぞれのデータ・ワード
を提供する。このように配列されたフレームは遅
延変調パルス発生装置のネツトワークを通して連
結され、最小の帯域幅条件を利用した適当な記録
媒体上に記録するのに適した出力信号を提供す
る。そのような出力信号は磁気記録ヘツド２５の
ような適当な記録変換器に連結される。

記録装置１０の再生部分１４は磁気記録テープ
２３のような記録媒体上に記録された信号を再生
し、再生信号の中の誤りを検出し、その検出され
た信号を修正するようになされている。従つて、
再生部分１４は普通の磁気再生ヘツドのような再
生変換器２６を有しており、その再生変換器の出
力は前置増幅・等化回路２８に連結されている。
このネツトワークは普通の磁気ピツクアツプ・ヘ
ツドを次の増幅及び信号処理回路にインターフエ
ースする普通の回路を有している。回路２８は再
生ヘツド２６からの受信信号用の付加増幅段を備
え、増幅及び位相の非直線性を補償するために均
等化している。回路２８はさらにヘツドによつて
検出される磁速変化を記録媒体２３上に記録され
た信号に対応するデイジタル遅延信号に関するリ
ミツタも有している。前置増幅・等化回路２８は
再生ヘツド２６をRCA Companyによつて製造
されたType CA 3095のような集積回路増幅器に
連結するインピーダンス整合変圧器を有してい
る。その集積回路増幅器からの出力はゼロ・クロ
シング・デイテクタのようなリミツタに連結され
ており、そのリミツタはそこで増幅された擬似デ
ジタル信号をより容易に処理可能な標準化された
遅延変調デジタル信号に変換する。その標準化さ
れた信号はビツト同期発生器３０に連結されてお
り、その発生器は1.25MHzの正常周波数で再生さ
れるデータ速度に対応するクロツク信号を発生
し、さらに3.125KHzの正常周波数に対応するフ
レーム同期信号を発生し、その信号は続いてデー
タ処理動作を制御するために使用される。さら
に、遅延変調デジタル信号はそこで普通の解読回
路を通して処理され、リード線３１上にノン・リ
ターン・ツウ・ゼロ（NRZ）デジタル配列信号
を提供する。

NRZ信号はリード線３１を通して誤り検出装
置およびタイムベース訂正装置３２に連結されて
おり、それは発生器３０からの制御信号に応答
し、誤つたフレームの検出に応答してフレーム誤
り信号を発生する。訂正装置３２は第４図のブロ
ツク図により詳細に示されており、一般的に二つ
の基本的な特徴、すなわち一方は誤り検出を取り
扱い、もう他方はタイムベース修正を取り扱う機
能を有していることがわかる。誤り検出動作は巡
回冗長コード（CRC）チエツク回路を通して行
われる。CRCチエツク回路は再生された信号か
らCRCチエツク・ワードを発生し、発生した
CRCチエツク・ワードと各フレームの終りで受
信されるCRCコード・ワードの間に整合がない
ことを示すフレーム誤り出力信号を提供する。訂
正装置３２のタイムベース修正部分は同期発生器
からの信号および再生制御装置３６からの固定ク
ロツク信号に応答する入力および出力タイミン
グ・ネツトワークを有している。同期発生器３６
から受信した信号と固定クロツク信号の間の変差
は自動的に修正され、再生機構からの“ワウ”又
は“フラツタ”に関連するような変差も取り除か
れる。

誤り検出装置およびタイム・ベース修正装置３
２からの出力は第５図のブロツク図により詳細に
示されるように誤り訂正装置３４に連結されてい
る。誤り訂正装置３４は誤り訂正手順を開始する
ためにその出力に応答する。タイム・ベース訂正
装置３２から受信されたデータ・ワードとパリテ
イ・ワードは誤り訂正装置３２の中に分配されデ
ータ・ワードは一時的に循環的に駆動されるデー
タ・ワード・メモリに蓄積される。同様にして、
受信されたパリテイ・ワードは一時的にパリテイ
蓄積回路に蓄積される。誤り検出装置３２および
制御装置３６からの適当な指示は所定のフレーム
内に誤つたワードがあることを示し、適当な前に
受信したデータ・ワードは適当なパリテイ・ワー
ドと共に動作し訂正されたデータ・ワードを再構
成する。その再構成され、訂正されたワードは再
びデータ・ワード・メモリの中に挿入される。

必要により訂正されたデータ・ワードを有する
連続するフレームは適当なシフト・レジスタを通
して連結され、訂正された連続出力を供給する。
この連続出力はDatel Systems，Inc.により製造
されるType DAC 169−16コンバータのような
デジタル・アナログ・コンバータ３８に連結され
ている。その結果生じたアナログ出力信号はロー
パスフイルター４０を通して連結されており、デ
ジタル動作により信号の中にあり、高周波雑音を
除去する。このようにして、処理されたオーデイ
オ再生信号は出力端子４２に連結される。

第２図は本発明による誤り訂正動作を可能にす
る適当なコードとともにデジタル形式に表わされ
る可聴周波情報に記録フオーマツトを示している
ものである。わかる様に、所定のフレームＮの内
のデータは０から７の範囲の一連の位置Ｋに配列
されていることが望しい。位置Ｋの各々は２つの
データ・ワードD0ないしD15、および１つのパ
リテイ・ワードを有しており、その各々は最上位
の成分P_KMおよび最下位の成分P_KLに分けられて
いる。各フレームは循環冗長コード・ワードおよ
び同期コード・ワードのような誤りチエツク・コ
ード・ワードで終了する。図示されたフオーマツ
トに従い、各データ・ワードD0ないしD15は入
力アナログ信号の所定のサンプルの強度の16デジ
ツト・アナログを有している。上記のように、16
デジタル・ビツトを有するデジタル・サンプルの
各々は20マイクロ秒毎にくり返され、それにより
パルス幅が1.25マイクロ秒である一連のデジタ
ル・ビツトを有している。記録符号化ネツトワー
ク２２内において、記録される所定のフレームに
必要な時間を拡張することなく関連するパリテ
イ・ワード誤りチエツク・ワードおよび同期ワー
ドに対する各フレーム内の時間を供給するように
各ビツトのパルス幅が0.8マイクロ秒であるフレ
ーム・ワークにデジタル化されたワードを圧縮し
ている。従つて記録されたフオーマツトにおいて
は、各々16ビツトを有する16のデータワードのワ
ードD0ないしD15の各々は12.8マイクロ秒のパル
ス幅である。パリテイ・ワードP0_MおよびP0_Lな
いしP7_MおよびP7_Lの構成要素の各々は0.8マイク
ロ秒のパルス幅を有する８ビツトで構成され、
6.4マイクロ秒になる。最後に巡回冗長チエツク
の形式の誤りチエツク・ワードは先行する16のデ
ータ・ワードと交互のパリテイ・ワード成分から
発生され、12ビツトすなわち9.6マイクロ秒の継
続時間を有している。各フレームは４ビツトの信
号、すなわち3.2マイクロ秒の継続時間で構成さ
れる同期信号で終了する。従つて各完全なフレー
ムＮの全継続時間は320マイクロ秒であり、フレ
ーム内の16のサンプルと同期してリアルタイムで
記録され、その16データ・サンプルの各々は320
マイクロ秒の全サンプル期間に対して20マイクロ
秒間の継続時間である。

さらに第２図に示されているように、フレーム
Ｎ内のパリテイ・ワードP0_MおよびPO_Lないし
P7_MおよびP7_Lの各々は記録媒体上の単一の欠陥
によつて、フレームＮおよび、フレームＮのパリ
テイ・ワードを発生するフレームの両フレームの
損失を生じないフレームＮから空間的に充分な距
離におかれているフレームのデータ・ワードから
発生される。従つて、たとえば好適実施例におい
ては、フレームＮ内の各位置Ｋに対するパリテ
イ・ワードPK_MおよびPK_Lはそれぞれで示され
る排他的論理和回路によりフレームＮ＋30の次の
位置のデータ・ワード、すなわちD1_MおよびD1_L
と組み合わせられたＮ＋15のデータ・ワードD0_M
およびD0_Lから発生される。これらの関係は次の
一般式によつて示されている。

P^N _KM,L＝D^N+n _2KM,LD^N+2n _(2K+1)M,L ここにおいてP^N _KはフレームＮ内の位置Ｋのパ
リテイ・ワードであり、P_KMは対応するデータ
D_2KMおよびD_(2K+1)Mの上位の半分から発生された
パリテイ・ワードであり、P_KLはデータ・ワード
D_2KLおよびD_(2K+1)Lの下位の半分から発生された
パリテイ・ワードであり、ｎはフレームＮのパリ
テイ・ワードを発生するフレーム間の差である。

さらに詳細には、パリテイ・ワードP_KMおよび
P_KLに対する式は、すなわちパリテイ・ワードを
発生するデータ・ワードD_2KおよびD_2K+1のそれ
ぞれ最上位の部分および最下位の部分に相当する
式は次のごとくである。

P^N _KM＝D^N+n _2KMD^N+2n _(2K+1)M P^N _KL＝D^N+n _2K1D^N+2n _(2K+1)1 好適実施例においては、Ｎは、フレームＮの所
定の位置Ｋ＝０に対してパリテイ・ワードP0_Mお
よびP0_Lが次式で示されるように、15であるよう
に選ばれる。

P^N _0M＝D^N+15 _0MD^N+30 _1M P^N _0L＝D^N+15 _0LD^N+30 _1L 同様にして、フレームＮの位置にＫ＝１に対し
て P^N _1M＝D^N+15 _2MD^N+30 _3M P_1L＝D^N+15 _2LD^N+30 _3L および、フレームＮの位置Ｋ＝２に対して P^N _2M＝D^N+15 _4MD^N+30 _5M P^N _2L＝D^N+15 _4LD^N+30 _5L 本発明の好適実施例においては、ツウ・アウ
ト・オブ・スリー（two out of three）冗長形
式を取ることにより、完全な冗長レコーデイング
形式に要求された以上に必要とするテープ蓄積ス
ペースを1/4も節約することを達成した誤り訂正
装置が示されていることがわかる。Ｍアウト・オ
ブＮレベルの冗長の符号化形式を利用しているこ
とも本発明の範囲内において同様なことである。
従つて、例えば、スリー・アウト・オブ・フオー
およびフオー・アウト・オブ・フアイブも同様
に、第２図に示すような符号化装置を利用するの
に採用されてもよい。さらに第２図に示すような
フオーマツトを備えることも本発明の範囲内であ
るが、そこにおいては誤りチエツク・コードおよ
び同期ワードだけでなく、パリテイ情報も所定の
フレーム内で空間に異る位置に置かれている。例
えば所定のフレームの位置を定める同期コード・
ワードはフレーム内のどんな位置に置かれてもよ
い。第２図において同期ワードは所定のフレーム
Ｎの終りを示すようになつているが、しかし同期
ワードはフレーム内のどんな所定の位置に置かれ
てもよく、さらにフレーム内の所定の位置又はワ
ードの終りを示すように分離されていてもよい。
同様に誤りチエツク（CRC）ワードおよびパリ
テイ・ワードはフレーム内の種々の位置に置かれ
てもよいし、又は所定のフレームの終り部分の方
に一緒にグループ分けされてもよい。

第３図のブロツク図は第１図の記録符号化装置
２２の好適実施例の詳細を示している。わかるよ
うに、リード線５０上に受信されたＡ／Ｄ変換器
２０からの連続デジタル・データはTexas
Instruments，Inc.（T.I.）によつて製造される
TyPe 74 LS 164集積回路モジユールのような８
ビツト・シフト・レジスタ５２に連結されてい
る。そのシフト・レジスタ５２は連続入力デジタ
ル信号を二重のリード線５４上に示されるような
並列な出力信号に変換する。その並列な出力は
N.E.C.によつて製造される８個のType 2102集積
回路RAMメモリ素子のバンクのようなランダ
ム・アクセス・メモリ（RAM）５６に供給さ
れ、連続するフレームのデータ・ワードを蓄積
し、Ｎ＋15番目のフレームとＮ＋30番目のフレー
ムからパリテイ・ワードの発生を可能にする。
RAM・メモリ５６は素子あたり1024ビツトの蓄
積容量を有しており、従つて各々が256ビツトで
ある30フレーム分を蓄積するに充分な容量を備え
ており、すなわち必要な容量はレジスタあたり
960ビツトである。個々の並列な信号が蓄積され
るメモリ５６内の位置は記録制御装置２４からの
リード線５８上の出力によつて制御される。シフ
ト・レジスタ５２からのそれぞれの出力を蓄積す
るメモリ５６内の各アドレスを蓄積する出力を備
えている。又、シフト・レジスタ５６は制御装置
２４からのリード線６４上の信号によつて制御さ
れ、リード線５０上に入力され、リード線５４上
に出力れる連続なデータ・ワードの転送を可能に
している。

パリテイ・ワードを発生するために、RAMメ
モリ５６からの出力はパリテイ・レジスタ６６，
６８に連結されており、そのレジスタはT.I.で製
造されるType LS 165のような集積回路である
ことが好ましい。最初のパリテイ・レジスタ６６
はリード線７０上の記録制御装置２４からの信号
によつて制御され、後にＮ＋15フレームに発生す
るデータ・ワードに基づくパリテイ・ワードを発
生する。即ち、所定のデータ・ワードが制御装置
２４からの適当な指令信号によつてレジスタ６６
の中へシフトされた後、データ・ワードは15×
256ビツト、即ち3840ビツトの所に置かれる。

同様にして、パリテイ・レジスタ６８は記録制
御装置２４からのリード線７２上のタイミング・
信号によつて制御され、Ｎ＋30番目の連続するフ
レーム内の１つの連続する位置に発生するデー
タ・ワードに基づくパリテイ・ワードを発生す
る。従つて、所定のデータ・ワード後、30×272
ビツト（即ち、１フレームの256ビツトに付加の
16ビツト・データ・ワードを加える）、即ち8160
ビツトの位置に置かれたデータ・ワードは、制御
装置２４からの適当なタイミング・信号によりレ
ジスタ６８の中にシフトされる。パリテイ・レジ
スタ６６，６８の各々からの出力はリード線７４
上の共通クロツク制御信号に応答して連続してシ
フト・アウトされ、排他的論理和ゲート７６で組
み合わせられる。同様に、メモリ５６内の遅延し
ないデータ・ワードは制御装置２４からのリード
線８４，８６上の制御信号に応答して、リード線
７８上に並列形式で、シフト・レジスタ８０，８
２に出力され、それによつて各データ・ワードの
最上位部分及び最下位部分を一時的に蓄積する。
所定のデータ・ワードの最上位部分及び最下位部
分に等価な連続部分はシフト・レジスタ８０，８
２から出力され、直列スイツチ８８の排他的論理
和ゲート７６からの適当なパリテイ・ワードと連
結される。また、CRC発生器９２からのCRCコ
ード・ワードだけでなく制御装置２４からリード
線９０上の同期信号もスイツチ８８に連続され
る。CRC発生器９２はFairchild Semiconductor
Corp.によつて製造される9404のような集積回路
が好ましい。スイツチ８８への４つの入力の各々
は記録制御装置２４からのリード線９４上の制御
信号に応じて適当にゲート・アウトされる。直列
スイツチ８８は、CRCチエツク・ワード及び同
期ワードが後に続く所定のフレーム内に適当に順
序づけられたデータ・ワード及びパリテイ・ワー
ドを有する完全に配列された連続デイジタル信号
を出力リード線９６上に供給する。リード線９６
上の連続信号は、1.25MHzの基本周波数（F_p）ク
ロツク・レイト、2_Fpクロツク・レイト及び失わ
れた変化制御信号に対応する制御装置２４からの
リード線９８上のタイミング信号と共に遅延変調
発生器９７に連結されている。遅延変調形式の発
生器９７からのこのように処理されたデイジタ
ル・信号はリード線９９を通して、ヘツド駆動回
路１００に連結され、その回路はデイジタル信号
を増幅し、増幅された信号を記録ヘツド２５に加
え、その結果そのように処理された遅延変調信号
を普通の磁気記録テープのような適当な記録媒体
上に記録する。

誤つたデータを検出し、回収された信号のタイ
ム・ベースを訂正するように再生の間に信号を処
理する方法の詳細は第４図に示す誤り検出装置及
びタイム・ベース訂正装置のブロツク図に説明さ
れている。この図において、第１図の誤り検出装
置及びタイム・ベース訂正装置３２がリード線３
１上にビツト同期発生器３０からの連続データを
受信するように示されている。この入力信号はタ
イム・ベース訂正部分及び誤り訂正部分の両方へ
並列に連結されている。誤り検出部分は各受信し
たフレームのデータ・ワードを再コード化する
CRCチエツカー１０１を有しており、そこから
対応するCRCチエツク・ワードを再発生してい
る。そのチエツク・ワードはCRCチエツカー１
０１内の比較器ネツトワーク内に於てそのフレー
ムの引き続いて受信されたCRCチエツク・ワー
ドと関連して操作される。それぞれの比較操作の
同期は再生制御装置３６からのリード線１０２上
のデータ・クロツク信号によつて制御される。再
発生されたCRCチエツク・ワードと引き続き受
信されたCRCチエツク・ワード間に整合がない
場合には、フレーム誤り信号がリード線１０４上
に現われ、その信号は１０８で示される入力タイ
ミング・ネツトワーク内のスイツチ１０６に連結
される。

リード線３１上のデータ入力も連続入力データ
をリード線１１２上の対応する８チヤンネル並列
出力に変換する直列・並列変換器１１０にタイ
ム・ベース訂正部分内で連結されている。その変
換器１１０はT.I.によつて製造されるType LS
164のような集積回路が都合がよい。変換器１１
０から出力される一連の信号は入力タイミング回
路１０８内のビツト同期発生器３０及び400ビツ
ト・カウンター１１６からのリード線１１４上の
テープ・クロツク信号によつて制御される。カウ
ンター１１６はリード線１１４上のテープ・クロ
ツク信号、リード線１１８上のフレーム同期信号
によつて制御され、それぞれのフレームの終りに
対応してリード線１２０，１２２上に出力を出
す。

変換器１１０からの８つの並列出力の７つはリ
ード線１１２を通つて、フアースト・イン―フア
ースト・アウト（FIFO）・メモリ１２８に連結さ
れている。FIFOメモリ１２８はFairchild
Semiconduetor Corp.によつて製造されるType
3341のような６個集積されたFIFOICチツプのバ
ンクを有していることが望ましい。リード線１３
０上のFIFOメモリ１２８への８つの並列入力は
スイツチ１０６からであり、それは変換器１１０
の８本の出力リード線１１３上のデータとCRC
誤りチエツカー１０１からのリード線１０４上の
フレーム誤り信号間を選択する。更にFIFOメモ
リ１２８はリード線１３２上のANDゲート１２
４からのリセツト信号によつて制御され、データ
入力信号は一時的蓄積され、厳密に制御されるタ
イム・ベースを提供するに適するようなタイム・
シーケンスに変更された並列出力リード線１３４
上に出力されることを可能にしている。

スイツチ１０６と関連する直列・並列変換器１
１０は16ビツトFIFO同期コードを有するリード
線３１上の入来データのCRCチエツク・ワード
（12ビツト）及び同期ワード（４ビツト）を置き
換えるようにされている。この同期コードはリー
ド線１１２を経て、残りのデータやパリテイ・ワ
ードと共にFlFOメモリ１２８に連結されている。
16ビツトFIFO同期コードのビツトの１つはスイ
ツチ１０６を通し、リード線１２２上の適当なタ
イミング信号に応答し、リード線１３０を経由し
てFIFOメモリ１２８への第８番目の入力に連結
されている。FIFOメモリ１２８からのすべての
８つの並列ビツトは誤り訂正装置３４への出力１
３８に連結されているだけでなく、リード線１３
４によりFIFO同期コード検出装置１３６に連結
されている。FIFO同期コード検出装置１３６は
リード線１３４上のFIFO同期コード及びリード
線１４０上の再生制御装置３６からのタイミング
信号に応答し、メモリ１２８から出力されたデー
タが適当な空間的位置からはずれた場合には、リ
ード線１４２上のフイードバツク制御信号を供給
している。このようにして、FIFOメモリ１２８
から出力されたデータがリード線１４０上のタイ
ミング信号との同期からはずれると、データは、
FIFOメモリ１２８の中でデータを処理する速度
で制御するようにANDゲート１２４を通して自
動的にリセツトされる入力エネイブル・フリツ
プ・フロツプ１２６に入力されるリード線１４２
上の信号によつて自動的にリセツトされ、FIFO
メモリ１２８をリセツトし、出力エネイブル・フ
リツプ・フロツプ１５８をリセツトする。

400ビツト・カウンター１１６はリード線１１
４上のテープ・クロツク・パルス及びリード線１
１８上のフレーム同期信号に応答し、テープ・ク
ロツク・パルスが発生する速度の1/8であるリー
ド線１４４上の制御信号を発生する。この信号は
ANDゲート１２４を通り、リード線１３２を経
由して、エネイブル・データ・フリツプ・フロツ
プ１２６からの出力と共に連結され、FIFOメモ
リへの入力を可能にする。

誤り検出及びタイム・ベース訂正装置３２はフ
イードバツク・ループをフエーズ・ロツク・ルー
プ・サーボ１４８に完結する出力タイミング・ネ
ツトワーク１４６を有しており、それはリード線
１５０上に出力を供給し、記録媒体駆動機構（図
示なし）の駆動速度を制御し、データがリード線
１３１上に供給される速度を制御する。ネツトワ
ーク１４６はFIFOメモリ１２８の中のデータ・
レブルに応答するメモリ・レブル・モニター１５
２を有しており、メモリが半分いつぱいになる
と、即ち75ビツトがモニター１５２に対する入力
の所に現われると、出力信号を供給する。その点
で、出力信号はリード線１５６上の再生制御装置
３６からの出力フレーム同期信号と共にANDゲ
ート１５４に連結され、その信号はフエーズ・ロ
ツク・ループ・サーボ１４８に連結され、出力エ
ネイブル・フリツプ・フロツプ１５８をセツトす
る。フリツプ・フロツプ１５８の出力は、セツト
されると、再生制御装置３６からのリード線１６
４上の水晶クロツク信号がNANDゲート１６２
を通過することを可能にし、それによりリード線
１６６上の固定クロツク制御信号をFIFOメモリ
１２８に供給する。出力タイミング・ネツトワー
ク１４６は再生制御装置３６からの固定クロツク
信号及び付加同期信号に応答し、FIFOメモリ１
２８から信号を出力する速度を制御し、リード線
１３８上の出力信号が絶体的に固定された時間関
係で提供されることを保証する。

また、誤り訂正及びタイムベース訂正装置３２
は誤りフレーム信号を発生する装置を有してい
る。その信号はFIFOからの８番目の出力リード
線１６８によつてトリガーされ、そこからORゲ
ート１７０に連結され、それは更にFIFO同期コ
ード検出装置からのリード線１４２上の信号によ
つて制御され、good／badフレーム・ラツチ回路
１７２に連結された出力を供給し、リード線１７
４上の誤りフレーム信号を供給する。

誤り訂正装置３４の詳細は第５図のブロツク図
に示されている。この図においては、誤り検出及
びタイム・ベース訂正装置のFIFOメモリ１２８
からの８つの並列出力はリード線１３８によりデ
ータ・ワード選択スイツチ１８０及びパリテイ蓄
積ラツチ１８２に連結されて示されている。スイ
ツチ１８０は再生制御装置３６からのリード線１
８４上のタイミング信号によつて制御される。こ
の信号は、入力リード線１３８上のデータ・ワー
ドが循環的に駆動されるデータ・ワード・メモリ
１８６に連結されるようにスイツチ１８０を制御
する。メモリ１８６はN.E.Cによつて製造される
Type 202集積回路のようなランダム・アクセ
ス・メモリ（RAM）のバンクを有していること
が好ましい。RAM１８６はリード線１８８上の
読出し／書き込み制御信号によつて制御され、そ
の信号は、リード線１９４及び１９６上の書込み
訂正及び書込みデータ信号に応答して、それぞ
れ、ANDゲート及びORゲート１９０及び１９２
から供給され、それらの信号は再生制御装置３６
によつて供給される。

全体の誤り・訂正処理を制御するリード線１７
４上のフレーム訂正信号はゲート１９８と２００
を有するフレーム状態選択スイツチに連結されて
いる。このスイツチはリード線２０２上の信号を
フレームgood／badメモリ回路２０４に供給す
る。メモリ２０４の出力はフレーム状態ラツチ２
０６に連結され、リード線２０８上にRAM読出
し／書込み制御信号を供給する。リード線２０８
上の信号はさらにフレーム状態スイツチを制御す
るためにANDゲート２００の入力に結合されて
おり、またリード線１８８上の読出し／書き込み
訂正信号の再生を制御するようにANDゲート１
９０に連結されている。このように構成されて、
データ・ワード・メモリ１８６は連続フレームの
データ・ワードが順次入力されるようにリード線
２１０を経由して再生制御装置によつて循環的に
駆動される。さらにこれらの制御信号は、次の連
続するフレームＮ＋30フレームのデータ・ワード
が遅れて連続的に受信されるにつれて各フレーム
のデータ・ワードを連続的にメモリ１８６から出
力するようにする。メモリ１８６からの出力され
た信号はシフト・レジスタ２１２および２１４に
連結され、並列データを直列データに変換する。
レジスタはLS165のような集積回路であることが
望しい。直列出力信号はANDゲートを通して出
力リード線２１８上に連結されており、そこから
その信号は第１図に示すようにデジタル・アナロ
グ変換器３８に供給されている。

データ・ワード・メモリ１８６からの出力もデ
ータ蓄積ラツチ２２０に連結され、リード線２２
２上の再生制御装置３６からのデータ蓄積信号に
応答してデータ・ワード・メモリにあるデータ・
ワードを排他的論理和ゲート２２４のバンクに連
結する。又、パリテイ蓄積ラツチ１８２は再生制
御装置３６からのリード線２２６上の信号によつ
て制御される。以下に詳細に記述されるように、
誤り訂正回路の前述の部分は所定のフレーム内の
誤つたデータ・ワードの訂正を可能にする。

その様な訂正機能に加えて、誤り訂正装置３４
は、訂正が不可能な場合には、出力を消すような
回路も有している。回路のその部分はフレーム
good／badメモリ２０４からの信号を受信するよ
うに連結され、再生制御装置３６からのリード線
２３０上の信号で制御される悪フレーム出力消去
回路２２８を有している。悪フレーム出力消去回
路２２８の出力はリード線２３２によつてAND
ゲート２１６に連結されており、そこにおいてそ
れはシフト・レジスタ２１２および２１４からの
出力と共に連結されている。従つて、もし正しく
ないフレームを確認すると、リード線２３２上の
信号はシフト・レジスタからの信号を通さないよ
うにANDゲートを阻止し、出力リード線２１８
上に一連のデジタル・ゼロを供給する。

誤り訂正装置３４の動作は以下に記述する通り
である。そのフレームＮの最初のデータ・ワード
が受信され、最初の８ビツト・グループ、すなわ
ちデータ・ワードの最上位部分がデータ・ワー
ド・メモリ１８６に入力された時ちようど所定の
前のフレーム（Ｎ＋１）が処理され、新しいフレ
ームＮの最初のデータ・ワードが誤り訂正装置の
中に到着したと仮定する。それから、RAMメモ
リ１８６がさらに進み、最初のデータ・ワードの
下位部分からなる次の８ビツト部分がメモリ１８
６の中に入力される。リード線１３８上に受信さ
れる次のデータはフレーム（Ｎ＋15）および（Ｎ
＋30）のデータ・ワードから発生された８ビツ
ト・パリテイ・ワードである。各フレームは８つ
のパリテイ・ワードの情報のみを有しているの
で、フレームＮのデータ・ワードの半分のみが１
つのフレームのパリテイ・ワードと他フレームの
データ・ワードとの組み合わせから再構生される
ということも容易に認られる。受信されたパリテ
イ・ワードは再生制御装置３６による流れから分
離され、パリテイ蓄積ラツチ１８２へ入力され
る。フレームＮの今受信されたパリテイ情報と
RAM１８６の中にすでに蓄積されているフレー
ム（Ｎ＋30）のデータ・ワードとにより、現在、
位置Ｎ＋15、すなわち、フレームＮの時15フレー
ム前にあつたフレームのところの循環RAM１８
６にあるデータ・ワードの半分を訂正することも
可能である。

フレームＮ＋15のデータ・ワードの状態はフレ
ームgood／badメモリ２０４からフレーム状態ラ
ツチ２０６へ出力される。フレームＮ＋15のいづ
れかのデータ・ワードが悪いという表示を受信す
ると、訂正信号がリード線２０８上をゲート１９
０および１９２を通つてメモリ１８６の中のリー
ド線１８８に連結され、排他的論理和２２４から
の訂正されたデータ・ワードをデータ・ワード・
メモリ１８６の右の位置に挿入し、そのようにし
てその位置の誤つたデータ・ワードを削除する。
そのような誤つたフレーム表示を受信すると、フ
レームＮの各パリテイ・ワードはパリテイ・ラツ
チ１８２の中に蓄積され、再生制御装置３６はリ
ード線２２２上に信号を供給し、データ蓄積ラツ
チ２２０をラツチ２２０の中のフレームＮ＋30の
データ・ワードの半分をアクセスできるようにす
る。排他的論理和ネツトワーク２２４は両者上で
動作し、フレームＮ＋15のデータ・ワードの半分
も再構成を可能にする。

フレームＮ−15の８ビツトのパリテイ・ワード
が15フレーム遅れて受信されると、フレームＮ＋
15の他の半分が再構成される。そのようにそのパ
リテイ・ワードは再構成を行うのに必要な付加情
報を備えている。その時、フレームＮ＋15の各パ
リテイ・ワードは連続的にパリテイ蓄積ラツチ１
８２の中に蓄積され、再生制御装置３６はリード
線２２２上に信号を供給し、データ蓄積ラツチ２
２０を順次フレームＮのデータ・ワードの半分に
アクセスできるようにする。排他的論理和ネツト
ワーク２２４はこれらの二つのグループのロード
上で動作し、フレームＮ＋15のデータ・ワードの
再構成を行うRAM１８６に出力を供給する。

このように、上記動作の各半分は到来する所定
のフレームの16データ・ワード部分に対して続け
られる。各それぞれのデータ・ワードは取り除か
れ、循環RAMメモリ１８６の中へ入力され、一
方連続するパリテイ・ワードを取り除かれ、パリ
テイ蓄積ラツチの中へ入力され、そこでそれらは
位置１，２，３，４……16におけるデータ・ワー
ドの半分を連続して再構成するように使用され
る。フレームの終りにおいて、パリテイ・ワード
が使用されるフレームのフレームgood／bad状態
が到来し、その結果その情報は、メモリ１８６の
中に入力された訂正情報が実際に有効な訂正であ
るかどうかを決めるために使用される。

フレームＮ＋15の最初の半分の訂正に続いて、
フレームgood／badメモリ２０４はフレームＮ＋
15の状態をフレーム状態ラツチ２０６に出力す
る。フレームＮ＋15の状態を表示するラツチ２０
６の出力はリード線１７４上に受信されたAND
ゲート２００のフレームＮのgood／bad状態と加
え合わせられる。再生制御装置３６はゲート２０
０の加え合わせられた出力をフレームgood／bad
メモリ２０４に連結するようにNORゲート１９
８を制御する。その加え合わせられた信号はフレ
ームＮ＋15の新しいgood／badフレーム状態とし
てメモリ２０４の中に書き込まれる。続いて、フ
レームＮ＋15の次の半分がフレームＮおよびＮ−
15から再構成されると、この順番がくり返えさ
れ、その結果Ｎの状態を表示するラツチ２０６の
出力はフレームＮ−15の表示と共にゲート２００
に加え合わせられ、完全に加え合わせられた信号
をフレームＮ＋15の最終のgood／bad状態を表示
するメモリ２０４に供給する。

上記の好適実施例において、データ訂正の条件
は、使用される３フレームの２つが有効であると
いうことであり、それでパリテイが構成されるフ
レームのgood／bad状態が有効で、フレームＮ＋
15又はＮ＋30のいずれかが有効の場合には訂正デ
ータ・ワードが構成され、Ｎ＋30又はＮ＋15の適
当な位置のメモリ１８６に書き込まれる。同様に
して、スリー・アウト・オブ・フオー（three
out of four）又はフオー・アウト・オブ・フア
イブ（four out of five）の再構成技術を利用し
た類似の装置を構成することもできる。

情報は、記録動作の間に挿入された余分なパリ
テイ情報によつて、出力するに必要である以上に
速い速度で記録媒体２３から回収されるので、情
報は必ずシフト・レジスタ２１２及び２１４に一
時的に蓄積される。完全なデータ・ワードがシフ
ト・レジスタの中に受信されると、連続出力が
ANDゲート２１６に連結される。リード線２３
２上の最終フレームのgood／bad状態と組み合わ
せられて、そのワードは出力リード線２１８上に
出力される。

再生制御装置３６に備えられている特定の回路
は当分野に知られているものであり、再生部分１
４のそれぞれの他の部分に記述されているよう
に、適当な制御信号を備えるように要求されてい
るにすぎない。それから、制御装置３６は、例え
ば74 LS 393のような集積回路であることが好ま
しい400ビツト・カウンターのようなカウンター
だけでなく、固定クロツク・パルスを供給する水
晶クロツク発生器を有している。所定のフレーム
順序の間じゆう他の間隔で適当な指令を発生する
他の回路も同様に普通のカウンター、レジスタ
ー、論理ゲートで構成されている。

本発明はCRCワードの如く誤りチエツク・コ
ード・ワードがプレーバツク期間中に再生され、
且つまた対応する再生されたデータ・ワードから
再発生され、これら２つの誤りチエツク・コー
ド・ワードが比較されることにより、対応する再
生されたデータ・ワードが誤まりであるかどうか
を決定し、もし誤まりであるならば、関連した再
生されたパリテイ・ワード及び関連したデータ・
ワードが作用されて正しいデータ・ワードを発生
して直列データ・ストリーム内で誤まりデータ・
ワードと置換される符号化及び訂正装置に関して
おり、一般的なモジユロー２又は排他的論理和に
基づく誤まり訂正技術と、或るデータ・ワードか
ら最初に発生された再生誤りチエツク・コード・
ワードと同じデータ・ワードが再生された後で発
生された類似のコード・ワードとの比較によつて
誤まりを検出する技術とを結合することにより、
容易に入手可能で故に比較的安価な集積回路、即
ちCRC IC回路及び排他的論理和回路網から強力
な「誤り検出及び訂正機能を持つ装置」が安価に
達成される。

【図面の簡単な説明】

第１図は本発明の可聴周波―デイジタル記録装
置の全ブロツク図である。第２図は本発明により
符号化され、磁気記録テープ上に記録されるよう
なデータのフオーマツトを示している。第３図は
本発明の記録装置の記録部分内の記録符号化装置
のブロツク図である。第４図は本発明の記録装置
の再生部分内の誤り検出及びタイムベース訂正装
置のブロツク図である。第５図は再生部分内の誤
り訂正装置のブロツク図である。１０……記録装置、１２……記録部分、１４…
…再生部分、１８……ローパスフイルター、２０
……アナログデイジタル変換装置、２２……符号
化装置、２４……記録制御装置及び時間発生装
置、２３……磁気記録テープ、２５……磁気記録
ヘツド、２６……再生変換器、２８……前置増幅
及び等化回路、３０……ビツト同期発生装置、３
２……誤り検出装置及びタイム・ベース訂正装
置、３４……誤り訂正装置、３６……制御装置、
３８……デイジタル・アナログ変換装置、４０…
…ローパスフイルター、５２……８ビツト・シフ
ト・レジスタ、５６……ランダム・アクセス・メ
モリ（RAM）、６６，６８……パリテイ・レジ
スタ、７６……排他的論理和ゲート、８０，８２
……シフト・レジスタ、８８……連続スイツチ、
９２……CRC発生装置、９７……遅延変調発生
装置、１００……ヘツド駆動回路、１０１……
CRCチエツカー、１０６……スイツチ、１０８
……入力タイミング回路、１１０……直列並列変
換装置、１１６……400ビツト・カウンター、１
２８……FIFOメモリ、１３６……FIFO同期コー
ド検出装置、１４６……出力タイミング・ネツト
ワーク、１４８……フエーズ・ロツク・ループ・
サーボ、１５２……メモリ・レブル・モニター、
１７２……good／badフレーム・ラツチ回路、１
８０……データ・ワード選択スイツチ、１８２…
…パリテイ蓄積ラツチ、１８６……循環駆動デー
タ・ワード・メモリ、２０４……フレーム
good／badメモリ回路、２０６……フレーム状態
ラツチ、２１２，２１４……シフト・レジスタ、
２２０……データ蓄積ラツチ、２２８……悪フレ
ーム出力消去回路。

Claims

【特許請求の範囲】１符号化及び訂正装置に於て次の(a)，(b)の構成
手段を含み、(c)，(d)によつて特徴づけられる該装
置： (a) 記録媒体上に直列に記録されるべきデイジタ
ルデータを処理して各フレームが所定数のデー
タ・ワードと該フレームから充分に離れた所に
おかれている異なる予め選択された２つのフレ
ーム内における各データ・ワードから形成され
るパリテイ・ワードと該フレームのデータ・ワ
ード及びパリテイ・ワードに対応するエラー・
チエツク・コード・ワードと特定同期ワードと
を有する一連のフレームにするための符号化手
段： (b) 再生時にフレーム内の誤り信号を検出してフ
レーム・エラー信号を発生し、該エラー信号に
応答して訂正されたデータ・ワードを発生し
て、先に検出された誤り信号の代りに該訂正ワ
ードを挿入するための訂正手段； (c) 前記符号化手段２２が次の手段），）を
有し、）予め選択されたデータ・ワードをそ
れらの発生に従つて記憶するための記憶手段６
６，６８、）再生時には前記フレーム・エラ
ー信号によつて特定された誤りデータ・ワード
の再構成を可能にするためには充分なパリテ
イ・ワードを前記予め選択されて記憶されたデ
ータ・ワードから発生するための排他的論理回
路７６； (d) 前記訂正手段３２，３４，３６が次の手段
），）を有する、）再生されたデータ・
ワードから対応するエラー・チエツク・コー
ド・ワードを再発生して各フレームの再生され
たエラー・チエツク・コード・ワードと比較
し、これらが不一致の場合はフレーム・エラ
ー・信号を提供するためのエラー認識回路３２
及び、）再生されたデータ・ワードを周期的
に入力するためのデータ・ワード・メモリ１８
６と、該メモリから出力されたデータ・ワード
を入力するためのデータ・ワード・ラツチ２２
０と、対応するパリテイ・ワードを入力するた
めのパリテイ・ワード・ラツチ１８２と、該ラ
ツチ内のパリテイ・ワードと結合してデータ・
ワード・ラツチ内のデータ・ワードから訂正さ
れたデータ・ワードを発生するための別の排他
的論理回路２２４と、誤りデータ・ワードの代
りにデータ・ワード・メモリ１８６内に訂正さ
れたデータ・ワードを挿入するためのゲート手
段１８０とを有する再構成手段３４。２特許請求の範囲第１項の装置において、前記
論理回路７６は次の関係に従つてパリテイ・ワー
ドを形成するための排他的論理和ゲートであるこ
とを特徴とし、 P^N _K＝D^(N+n) _K+jD^(N+m) _K+k ここにおいて、 P^N _KはフレームＮのセグメントＫにある所与の
パリテイ・ワードであり、 D^(N+n) _K+jは別の予め選択されたフレームＮ＋ｎの
セグメントＫ＋ｊにある所与のデータ・ワード
で、Ｊは整数であり、 D^(N+m) _K+kは更に別の予め選択されたフレームＮ＋
ｍのセグメントＫ＋ｋにある所与のデータ・ワー
ドであり、更にＫは整数、ｋは整数、ｍとｎは互いに等し
くなく、且つ記録媒体２３上の欠陥がフレームＮ
ばかりでなくフレームＮ＋ｎ又はフレームＮ＋ｍ
の何れかに於ても信号損失を生じることを阻止す
るように、異なつて予め選択されたフレームＮ＋
ｎ及びＮ＋ｍから前記所与のフレームＮが充分に
分離されることを確実にするだけｎとｍは充分に
大きな整数であることを特徴とする符号化及び訂
正装置。３特許請求の範囲第２項の装置において、フレ
ームＮのパリテイ・ワードをフレームＮからｎフ
レーム及び2nフレームの所にあるフレームから
発生することを特徴とする符号化及び訂正装置。４特許請求の範囲第２項記載の装置において、
前記パリテイ・ワード発生装置はフレームＮ＋15
の所定のセグメント2Kにおけるデータ・ワード
から、及びフレームＮ＋30の所定のセグメント
2K＋１におけるデータ・ワードからフレームＮ
の所定のセグメントＫにおけるパリテイ・ワード
を発生することを特徴とする符号化及び訂正装
置。５特許請求の範囲第１項記載の装置において、
前記符号化手段３２はデイジタル化された信号を
連続するブロツクのフオーマツトにする手段８８
を有し、前記各ブロツクが16個の16ビツト・デー
タ・ワード、16個の８ビツトパリテイ・ワード、
12ビツトのエラー・チエツク・コード・ワード、
及び４ビツトの同期ワードを有する400ビツトか
ら構成されていることを特徴とする符号化及び訂
正装置。６特許請求の範囲第１項記載の装置において、
前記エラー・チエツク・コード・ワードを発生す
るための巡回冗長チエエツクを実行するCRC発
生装置９２を有していることを特徴とする符号化
及び訂正装置。７特許請求の範囲第１項の装置において、）直列デイジタル化された信号を並列入力デイ
ジタル信号に変換する手段５２と、）前記並列
入力デイジタル信号を受信し記憶する並列入力を
持つリード／ライトメモリ５６と、）該メモリ
から前記予め選択され記憶されたデータ・ワード
の遅延出力を入力するためのレジスタ６６，６８
と、）記録されるべきデータ・ワードに対応す
る前記メモリ５６からの並列出力信号を記憶する
手段８０，８２と、）前記連続するフレームを
形成する直列デイジタル出力信号を発生するため
に前記発生されたパリテイ・ワード、エラー・チ
エツク・コード・ワード及び同期ワードに対応す
る記憶された出力信号を組み合せる手段８８と、
）前記直列出力信号から駆動回路１００制御用
の最小帯域幅を持つ対応する遅延変調コード信号
を発生するための手段９７とを前記符号化手段２
２が有していることを特徴とする符号化及び訂正
装置。８特許請求の範囲第１項の装置において、前記
訂正手段３２の前記別の論理回路２２４が排他的
論理和回路であることを特徴とする符号化及び訂
正装置。