JPH0279777A - インバータ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的］ （産業上の利用分野） 本発明は、トランジスタ、ＧＴＯのような自己消弧形ス
イッチング素子をブリッジ接続してインバータ主回路を
構成して成るインバータ装置、特には上記スイッチング
素子での異常発生に対する保護機能を備えたインバータ
装置に関する。

（従来の技術） 第４図には、一般的な７は正形ＰＷＭインバータ装置の
主回路構成例が示されている。即ち、この第４図はスイ
ッチング要素として自己消弧形スイッチング素子である
ＧＴＯ（ゲートターンオフサイリスタ）を利用した例を
示しており、インバ−タ主回路１は、６個のＧＴＯ２〜
７を、直流電源８の電源ラインＰ、Ｎ間に三相ブリッジ
接続することにより構成されている。この場合、ＧＴＯ
２〜３間、４〜５間、６〜７間の各共通接続点からＵ、
Ｖ、Ｗ各相用（７）出力端子ＴＵ、ＴＶ、ＴＷが夫々導
出される。そして、各ＧＴＯ２〜７をＰＷＭ　（パルス
幅変調）方式にてスイッチングすることにより、出力端
子ＴＵ、ＴＶ、ＴＷから正弦波に近似した三相交流出力
を得る（Ｒ成となっている。尚、各ＧＴＯ２〜７には、
フライホイール用の高速ダイオード２ａ〜７ａ及びここ
では図示しないスナバ回路が夫々並列に接続されている
。

このようなインバータ主回路１においては、上下アーム
の各スイッチング素子が同時にオンした場合、つまりＧ
ＴＯ２及び３，４及び５，６及び７の６対において同時
オン状態が発生した場合には、直流短絡事故を引起こす
ので、必ず上記６対のＧＴＯの一方のみがオンするよう
に制御される。

第５図には上記のような制御を行なうためのゲート制御
装置の構成例を示す。但し、この第５図ではＧＴＯ２，
３に関連した回路構成についてのみ示し、他の部分につ
いてはこれを省略している。

同図において、９及び１０はＧＴＯ２及び３を夫々ター
ンオンさせるためのオンゲート回路、１１及び１２はＧ
ＴＯ２及び３を夫々ターンオフさせるだめのオフゲート
回路であり、これらの入出力端子間は、良く知られてい
るようにパルストランス或はホトカブラを利用して電気
的に絶縁されている。１３はＧＴＯ２，３のオンオフタ
イミングを決めるための制御回路で、ＧＴＯ２をオン及
びオフさせるためのオン指令信号Ｐａ及びオフ指令（，
４号Ｐｂ、並びにＧＴＯ３をオン及びオフさせるための
オン指令信号Ｐｃ及びオフ指令（ｉｉ号Ｐｄを第６図に
示すようなタイミングで出力する。このとき、オフ指令
信号ｐｂ及びＰｄは、前記オフゲート回路１１及び１２
に直接与えられるが、オン指令信号Ｐａ及びＰｃは、前
記オンゲート回路９及び１０にχ・Ｉし、ＡＮＤ回路１
４．１５より成るフリップフロップ１６及び遅延回路１
７．１８の（Ｉｉ■れかを介して与えられる。尚、ＧＴ
Ｏ２，３には、周知のスナバ回路２ｂ及び３ｂか夫々並
列に接続されている。

しかして、第６図は、制御回路１３の出力波形、遅延回
路１７．１８の出力波形、ＧＴＯ２，Ｂの各ゲート・カ
ソード間電圧Ｖｇ２．　　Ｖｇ３の波形を夫々示すもの
であり、以下、この第６図も利用して前記第５図の回路
構成の機能について説明する。

即ち、制御回路１３は、オン指令信号Ｐａ、Ｐｃを所定
周期で交互に出力する構成（つまり同時には出力しない
構成）となっており、また、オフ指令信号Ｐｂ、Ｐｄを
各々上記オン指令信号Ｐａ。

Ｐｃの出力停止直後に一定時間だけ出力する構成となっ
ている（第６図（ａ）、（ｃ）、（ｅ）。

（ｇ）参照）。フリップフロップ１６は、オン指令信号
Ｐａ、Ｐｃの何れか一方のみを通過させることによりＧ
ＴＯ２，３が同時オンしないように規制する機能を有す
る。遅延回路１７．１８は、フリップフロップ１６を通
過したオン指令信号Ｐａ、Ｐｃの立上がりタイミングを
、ＧＴＯ２，３の蓄積時間に起因したターンオフ遅れ時
間ｔｓより長い時間【ｄだけ遅らせてオンゲート回路９
゜１０にり、える機能を有する（第６図（ｂ）、（ｆ）
参照）。そして、オンゲート回路９，１０は、オン指令
信号Ｐａ、Ｐｃが与えられた各場合にＧＴＯ２，３をタ
ーンオンさせる機能を有し、オフゲート回路１１．１２
は、オフ指令信号Ｐｂ、Ｐｄが与えられた各場合にＧＴ
Ｏ２，３をターンオフさせる機能を有する（第６図（ｄ
）、（ｈ）に示すゲート・カソード電圧Ｖ　ｇ２．　Ｖ
　ｇ３参照）。

（発明が解決しようとする課題） 上記従来の構成例では、ＧＴＯ２，３が同時にオンする
事態の防止機能を、制御回路１３及びフリップフロップ
１６側にて得るようにしているが、このような構成では
、ＧＴＯ２，３側での故障発生に対応できない。つまり
、例えばＧＴＯ２゜３の一方で短絡故障が発生した場合
には、他方のＧＴＯが通常のタイミングでターンオンし
たときに直流短絡事故が発生し、その正常なＧＴＯも破
損に至ってしまう。また、例えばオフゲート回路１１．
１２の故障によりＧＴＯ２，３の一方が夕−ンオフされ
ないままの状態で、他方のＧＴＯがターンオンされたと
きにも直流短絡ｒｌｉ故が発生してＧＴＯの破損を招く
。

本発明は上記事情に鑑みてなされたものであり、その目
的は、インバータ主回路を構成する自己消弧形スイッチ
ング素子の異常状態に伴い直流短絡事故が発生する事態
を的確に防止し得て、動作信頼性の向上を実現できる等
の効果を奏するインバータ装置を提供するにある。

［発明の構成］ （課題を解決するための手段） 本発明は上記目的を達成するために、第１及び第２の自
己消弧形スイッチング素子を一つのアームとしたブリッ
ジ回路より成るインバータ主回路を備え、上記スイッチ
ング素子を制御回路からのオン指令信号及びオフ指令信
号に基づいてオンオフさせることにより交流出力電圧を
得るようにしたインバータ装置において、前記スイッチ
ング素子がオン状態にあることをその制御端子電圧に基
づいて判断してオン状態信号を発生する判断手段を、各
スイッチング素子に１対１で対応させて設けた上で、前
記同一アームを構成する第１及び第２の自己消弧形スイ
ッチング素子の一方に対応した判断手段から前記オン状
態信号が出力されたときに他方のスイッチング素子に対
する前記オン指令信号の入力を阻１トする禁１Ｆ手段を
設ける構成としたものである。

また、この場合において、前記判断手段からのオン状態
信号の出力棒ＩＬ期間が設定時間以上継続したときに異
常信号を発生する信号発生手段を設け、前記制御回路を
、前記異常信号が発生したときに全てのスイッチング素
子に対しオフ指令信号を与えてこれらを強制的にオフさ
せる構成としても良いものである。

（作用） 例えば、第１の自己消弧形スイッチング素子がオンされ
た状態では、判断手段が上記スイッチング素子の制御端
子電圧に基づいてオン状態信号を発生する。制御回路は
、上記のように第１の自己消弧形スイッチング素子に対
応したオン状態信号が発生したときには、そのスイッチ
ング素子と同一アームを構成する第２の自己消弧形スイ
ッチング素子に対するオン指令信号の入力を阻止する。

従って、第１の自己消弧形スイッチング素子が短絡故障
或は他の要因によってオンされたままとなる異常状態が
発生した場合でも上記アームにて直流短絡事故が引起こ
される虞がなくなる。勿論、第２の自己消弧形スイッチ
ング素子に異常が発生した場合にも、同様に直流短絡事
故が防止される。

また、前記オン状態信号の出力停止期間が設定時間以上
継続したときに異常信号を発生する信号発生手段を設け
ると共に、制御回路に対し上記異常信号に基づいた前記
スイッチング素子の強制オフ機能を付与した場合には、
前述のような各スイッチング素子に対するオン指令信号
の入力阻止動作により当該スイッチング素子がオフされ
たままとなったとき、並びに自己消弧形スイッチング素
子の何れかが断線故障或は他の要因でオフされたままと
なったときに、全ての自己消弧形スイッチング素子が強
制的にオフされるようになる。このため、上記のような
スイッチング素子の欠陥を抱えたインバータ主回路が正
常に機能しないまま不用意に継続駆動されてしまうこと
がなくなり、以てインバータ主回路の機能不良に１ｆう
二次障害の発生を未然に防１トできるようになる。

（実施例） 以下、本発明の一実施例について第１図乃至第３図を参
照しながら説明する。

第１図において、２１は第１の自己消弧形スイッチング
素ｒたるＧＴｏ、２２は第２の自己消弧形スイッチング
素子たるＧＴＯで、これらＧＴＯ２１，２２は、直流電
源ラインＰ、Ｎ間に他の図示しないＧＴＯと共に三相ブ
リッジ回路として接続されてそのアームの一つを形成す
るように設けられており、以て前記第４図に示したイン
バータ主回路１と同様機能のインバータ主回路２３が構
成される。このとき、ＧＴＯ２１，２２間の共通接続点
から出力端子Ｔが導出されており、また、各ＧＴＯ２１
，２２には、これと並列にフライホイール用の高速ダイ
オード２１ａ、２２ａ並びに図示しないスナバ回路が夫
々接続されている。

２４はＧＴＯ２１，２２のオンオフタイミングを決める
ための制御回路であり、ＧＴＯ２１をオン及びオフさせ
るためのオン指令信号Ｐａ及びオフ指令信号Ｐｂ１並び
にＧＴＯ２２をオン及びオフさせるためのオン指令信号
Ｐｃ及びオフ指令信号Ｐｄを、ＰＷＭ制御用の信号とし
て所定タイミング（第２図及び第３図参照）で出力する
。具体的には、前記第５図に示した制御回路１３と同様
に、オン指令信号Ｐａ、Ｐｃは所定周期で交互に出力さ
れ、また、オフ指令信号Ｐｂ、Ｐｄはオン指令信号Ｐａ
、Ｐｃの出力停止直後に一定時間だけ出力される。但し
、この場合において、制御回路２４は、その端子Ｅにハ
イレベル信号を受けたときには、無条件でオフ指令信号
Ｐｂ、Ｐｄ並びにインバータ主回路２３内の図示しない
他のＧＴＯに対するオフ指令信号を同時に出力する構成
となっている。

２５．２６はＧＴＯ２１，２２に１対１で対応するよう
に設けられた駆動制御手段たるオンゲート回路で、これ
らは、夫々前記オン指令信号Ｐａ。

Ｐｃを受けたときに対応するＧＴＯ２１，２２のゲート
・カソード間にゲートターンオン信号を与え、以てその
ＧＴＯ２１，２２をターンオンさせるように構成されて
いる。２７．２ｇは同じくＧＴＯ２１，２２に１対１で
対応するように設けられた駆動制御手段たるオフゲート
回路で、これらは、夫々前記オフ指令信号Ｐｂ、Ｐｄを
受けたときに対応するＧＴＯ２１，２２のゲート・カソ
ード間にゲートターンオフ信号を与え、以てそのＧＴ０
２１，２２をターンオフさせるように構成されている。

この場合、オフ指令信号Ｐｂ、Ｐｄは、オフゲート回路
２７．２８に直接与えられるが、オン指令信号Ｐａ、Ｐ
ｃは、オンゲート回路２５゜２６に対して夫々禁止手段
たるＡＮＤ回路２９゜３０を介して与えられる構成とな
っている。尚、上記ゲートオン回路２５．２６及びゲー
トオフ回路２７．２８の入出力端子間は、パルストラン
ス或はホトカブラを利用して電気的に絶縁されている。

３１．３２はＧＴＯ２１，２２に１対１で対応するよう
に設けられた判断手段たる電圧レベル検出回路で、これ
らは、夫々に対応するＧＴＯ２１゜２２の制御端子電圧
たるゲート・カソード間に逆バイアス電圧が印加された
場合にローレベル信号を出力し、上記ゲート・カソード
間に順バイアス電圧が印加された場合にハイレベル信号
より成るオン状態信号Ｓ３１．Ｓ３２を夫々出力する。

要するに、各電圧レベル検出回路３１．３２は、対応す
るＧＴＯ２１，２２がオフ状態にあるときにローレベル
信号を出力し、オン状態にあるときに／１イレベル信号
より成るオン状態信号Ｓ３１．Ｓ３２を夫々出力する。

そして、一方のＧＴＯ２１に対応した電圧レベル検出回
路３１の出力は、他方のＧＴＯ２２に対応したＡＮＤ回
路３０が有する反転入力端子に与えられ、また、ＧＴＯ
２２に対応した電圧レベル検出回路３２の出力は、他方
のＧＴＯ２１に対応したＡＮＤ回路２９が有する反転入
力端子に与えられる。尚、斯かる電圧レベル検出回路３
１．３２の入出力端子間も、パルストランス或はホトカ
ブラを利用して電気的に絶縁されている。　　゛ ３３．３４は前記電圧レベル検出回路：う１．３２と各
々対応するように設けられた信号発生手段たる時間比較
器で、これらは、対応する電圧レベル検出回路３１．３
２からローレベル信号が出力された状態（つまり前記オ
ン状態信号Ｓ　３１．　　Ｓ　３２の出力が体！１・さ
れた状態）が設定オフ時間ｔｏｆｆ’を越えて・継続さ
れた各場合に、ハイレベル信号より成る異常信号８３３
．Ｓ３４を夫々出力するように構成されている。そして
、斯かる時間比較器３３゜３４の出力は、ＯＲ回路３５
を介して制御回路２４の端子Ｅに与えられるようになっ
ている。尚、上記設定オフ時間ｔｏｆｆ’は、前記ＰＷ
Ｍ制御用の各指令信号Ｐ　ａ　−Ｐ　ｄを発生する際の
基準となるキャリア信号の周期と同程度に設定されてい
る。

次に、上記構成の作用について第２図及び第３図も参照
しながら説明する。尚、これら第２図及び第３図の（ａ
）〜（ｉ）は、夫々第１図中の８〜６点の各出力電圧波
形を示す。しかして、今、例えばＧＴＯ２１がオン指令
信号Ｐａによりオンされ巨つＧＴＯ２２がオフされた状
態にあるときには、電圧レベル検出回路３１からオン状
態１３号５３１（ハイレベル信号）が出力され、このオ
ン状態信号Ｓ３１を反転入力端子に受けたＡＮＤ回路３
０が、制御回路２４からのオン指令信号Ｐｃの通過を阻
止している。このような状態から、制御回路２４が、オ
ン指令信号Ｐａに代えてオン指令信号Ｐｃを出力開始す
ると共に、この直後にオフ指令信号ｐｂを出力すると、
上記オフ指令信号ｐｂを受けたオフゲート回路２７がＧ
ＴＯ２１にゲートターンオフ信号を与えるようになる。

従って、この後にＧＴＯ２１の蓄積時間ｔｓ経過したと
きに当該ＧＴＯ２１がターンオフするようになる。

すると、電圧レベル検出回路３１がオン状態信号Ｓ３１
を出力停止してローレベル信号を出力するようになるた
め、ＡＮＤ回路３０がオン指令信号ＰＣを通過させるよ
うになり、これを受けたオンゲート回路２６がＧＴＯ２
２をターンオンさせる。

このようにＧＴＯ２２がターンオンすると、電圧レベル
検出回路゛３２がオン状態信号５３２（ハイレベル信号
）を出力するようになり、これに応じてＡＮＤ回路２つ
が制御回路２４からのオン指令信号Ｐａの通過を阻１１
−する。この後、オン指令信号Ｐａ及びオフ指令信号Ｐ
ｄが出力躊れたときに、ＧＴＯ２２が蓄積時間ｔｓ経過
後にターンオフされると共にＧＴＯ２１がターンオンさ
れるようになり、これ以降は上述のようなターンオフ及
びターンオフが繰返されることにより、インバータ主回
路２３の駆動が継続される。以上のように、インバータ
主回路２３が正常に駆動される状態時においては、ＧＴ
Ｏ２１，２２の一方がオンされているときに、他方のＧ
ＴＯに対するオン指令信号Ｐａ或はＰｃの入力がＡＮＤ
回路２９．３０により阻止されるようになり、従ってＧ
ＴＯ２１，２２か同時にオンして直流短絡を引起こすル
態の発生が確実に防１［−される。そして、ＧＴＯ２１
或は２２において短絡故障が発生したり、オフゲート回
路２７．２Ｂの故障によりＧＴＯ２１或は２２をオフで
きなくなった場合にも、ＧＴＯ２１，２２が同時にオン
して直流短絡を引起こす’１１態が上述同様に防止され
る。

一方、例えば第２図中の時刻ｔｌ、つまりＧＴＯ２１が
オンされ且つＧＴＯ２２がオフされた状態からＧＴＯ２
２が前述のようにターンオンされる時点において、オン
ゲート回路２８での故障全生成はＧＴＯ２２での断線故
障等に起因して当該ＧＴＯ２２がターンオンできない場
合には、オン状態信号Ｓ３２が出力停屯された状態が継
続される（第２図（ｈ）参照）。そして、斯様なオン状
態信号Ｓ３２出力停止状態が設定オフ時間ｔｏｒｒ以上
継続された時刻ｔ２に至ると、第２図（ｉ）に示すよう
に時間比較器３４から異常信号Ｓ３４が出力されて制御
回路２４の端子Ｅに与えられる。すると、制御回路２４
にあっては、オフ指令信号Ｐｂ。

Ｐｄ並びにインバータ主回路２３内の他のＧＴＯに対す
る各オフ指令信号を同時に出力するようになる（但し、
第２図の時刻ｔ２は既にオフ指令信号Ｐｄが出力されて
いるタイミングであるから、他のオフ指令信号を新たに
出力することになる）。

この結果、インバータ主回路２３内の全てのＧＴＯが強
制的にターンオフされるようになる。勿論、ＧＴＯ２１
或は他の図示しないＧＴＯが設定オフ時間ｔａｒｔ’以
上継続してオフされたときも、上述同様にインバータ主
回路２３内の全てのＧＴＯがターンオフされる。

ところで、インバータ主回路２３内のＧＴＯの何れかが
オフされたままとなったときには、そのインバータ主回
路２３が正常に機能しなくなるため、他のシステムに二
次的な障害（出力側にトランスが接続されていた場合に
は直流偏磁が発生する等の例がある）を引起こす虞があ
る。これに対して上記した本実施例のように、インバー
タ主回路２３内の何れかのＧＴＯが設定オフ時間ｔｏｌ
°「以上継続してオフされるという故障が発生したとき
に、これを検出して全てのＧＴＯが強制的にターンオフ
される構成であれば、二次的な障害の発生を確実に防止
できる。しかも、上記設定オフ時間ｔ　ｏｒｒは、ＰＷ
Ｍ制御信号である各指令信号Ｐａ−Ｐｄの基準となるキ
ャリア信号の周期と同程度に設定されているから、上述
のような故障検出及びこれに応じたＧＴＯのターンオフ
を迅速に行なうことができ、以て二次障害に対する安全
性を高め得る。

また、第３図中の時刻ｔ、以降において、例えばＧＴＯ
２２の短絡故障或はオフゲート回路２８の故障でＧＴＯ
２２をオフできない事態が発生した場合には、前述した
ように、電圧レベル検出回路３２からのオン状態信号Ｓ
３２を受けるＡ　Ｎ　Ｄ回路２９によってＧＴＯ２１が
オフ状態に保持される。すると、電圧レベル検出回路３
１がオン状態信号Ｓ３１を出力停止した状態を保持する
ようになり、斯かる出力停止、期間が設定オフ時間ｔ　
ｏ「ｒを経過したときに時間比較器３３から異常信号Ｓ
３３が出力されて制御回路２４の端子Ｅにり、えられる
。

この結果、インバータ主回路２３内の全てのＧＴＯが強
制的にターンオフされるようになり、以て設定オフ時間
ｔｏｆｒの監視によってＧＴＯの短絡故障にも迅速に対
処できるようになる。勿論、ＧＴＯ２１或は他のＧＴＯ
がオンされたままとなつたときにも、上述同様にインバ
ータ主回路２３内の全てのＧＴＯがターンオフされる。

尚、本発明は上記しばつ図面に示した実施例に限定され
るものではなく、例えば１］己消弧形スイツチング素子
としてトランジスタを利用しても良く、この場合にはト
ランジスタのオン状態を、その制御端子電圧たるベース
・エミッタ間電圧に基づいて判断する判断手段を設ける
構成とすれば良い。

［発明の効果コ 以上の説明によって明らかなように、請求項１に記載の
発明によれば、自己消弧形スイッチング素子のブリッジ
回路より成るインバータ主回路を備えたインバータ装置
において、同一アームを構成するスイッチング素子が同
時にオフ状態となる事態を確実に阻ＩＦでき、以て上記
スイッチング素子或はこれをオンオフさせるための駆動
制御手段で異常状態が発生することに伴う直流短絡事故
を的確に防止できると共に、動作信頼性を向上させ得る
という優れた効果を奏する。

また、請求項２に記載の発明によれば、インバータ主回
路が正常に機能しないまま継続的に駆動されることがな
くなり、以てそのインバータ主回路の機能不良に伴う二
次障害の発生を未然に防１ヒできるものである。

【図面の簡単な説明】

第１図乃至第３図は本発明の一実施例を示すもので、第
１図は要部の電気的構成を示すブロック図、第２図及び
第３図は第１図中の各都電圧波形を夫々異なる状態時に
ついて示すタイミングチャートである。また、第４図は
インバータ主回路の一般的な構成例を示す結線図、第５
図は従来例説明用の第１図相当図、第６図は第５図中の
各都電圧波形を示すタイミングチャートである。 図中、２１はＧＴＯ（第１の自己消弧形スイッチング素
子）、２２はＧＴＯ（第２の自己消弧形スイッチング素
子）、２３はインバータ主回路、２４は制御回路、２５
．２６はオンゲート回路（駆動制御手段）、２７．２Ｒ
はオフゲート回路（駆動制御手段）、２９．３０はＡＮ
Ｄ回路（禁止手段）、３１．３２は電圧レベル検出回路
（判断手段）、３３．３４は時間比較器（信号発生手段
）を示す。 出願人　　株式会社　　東　　　芝 ２５．２６．２７．２８駆動制御手段 第　３　図 第４図 ρ 第５図

Claims (1)

1. 【特許請求の範囲】 １、第１及び第２の自己消弧形スイッチング素子を一つ
   のアームとしたブリッジ回路より成るインバータ主回路
   と、制御回路から与えられるオン指令信号及びオフ指令
   信号に基づいて前記スイッチング素子をオンオフさせる
   駆動制御手段とを備えたインバータ装置において、前記
   スイッチング素子に１対１で対応するように設けられ当
   該スイッチング素子がオン状態にあることをその制御端
   子電圧に基づいて判断してオン状態信号を発生する判断
   手段と、前記同一アームを構成する第１及び第２の自己
   消弧形スイッチング素子の一方に対応した判断手段から
   前記オン状態信号が出力されたときに他方のスイッチン
   グ素子に対する前記オン指令信号の入力を阻止する禁止
   手段とを備えたことを特徴とするインバータ装置。 ２、判断手段からのオン状態信号の出力休止期間が設定
   時間以上継続したときに異常信号を発生する信号発生手
   段を備え、制御回路は、前記異常信号が発生したときに
   インバータ主回路内の全てのスイッチング素子に対しオ
   フ指令信号を与えてこれらを強制的にオフさせるように
   構成されていることを特徴とする請求項１記載のインバ
   ータ装置。