CN113258913A - 具有esd保护电路的半导体开关 - Google Patents

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Abstract

根据本公开的各实施例涉及具有ESD保护电路的半导体开关。在下文中说明用于保护免受ESD事件的钳位电路。根据一个实施例，该电路具有以下各项：具有控制端子和负载电流路径的第一晶体管，该第一晶体管连接在第一接触部和第二接触部之间；具有放大器输入端和放大器输出端的放大器电路，该放大器电路与晶体管的控制端子连接；以及触发电路，该触发电路连接在第一接触部和第二接触部之间并且具有第二晶体管。触发电路被设计为，响应于第一接触部处的放电电流，通过以下方式在放大器输入端产生电压摆幅：至少一部分放电电流通过第二晶体管的固有电容来驱动第二晶体管的控制端子。

Description

具有ESD保护电路的半导体开关
技术领域
本发明涉及半导体开关领域，特别地涉及一种具有有源钳位电路(activeclamping circuit)的半导体开关，该有源钳位电路用于防静电放电(electrostaticdischarges,ESD)的保护。
背景技术
有源钳位电路也称为有源钳位，其通常用于在静电放电(ESD事件)的情况下激活在半导体芯片的两个引脚之间的低电阻电流路径并导出电荷。特别地，在所谓的高压(HV)引脚中通常使用此方案。除了在发生ESD事件时作为保护电路的原本功能之外，钳位电路还应满足其他要求，诸如低芯片面积需求和低钳位电压。还期望的是，钳位电路不是在高直流电压下接通，而是仅在瞬时静电放电时接通。这些要求意味着目标冲突，因此必须找到折衷方案。发明人设定了改善已知钳位电路的目的。
发明内容
上述目的通过根据本发明的电路来实现。不同的示例性实施例是从属权利要求的主题。下面说明用于保护免受ESD事件的钳位电路。根据一个实施例，该电路具有以下各项：具有控制端子和负载电流路径的第一晶体管，该第一晶体管连接在第一接触部和第二接触部之间；具有放大器输入端和放大器输出端的放大器电路，该放大器电路与晶体管的控制端子连接；以及触发电路，该触发电路连接在第一接触部和第二接触部之间并且具有第二晶体管。触发电路被设计为，响应于第一接触部处的放电电流，通过以下方式在放大器输入端产生电压摆幅：至少一部分放电电流通过第二晶体管的固有电容来驱动第二晶体管的控制端子。
根据另一实施例，该电路具有以下各项：具有控制端子和负载电流路径的第一晶体管，该第一晶体管连接在第一接触部和第二接触部之间；第一电阻器，该第一电阻器连接在第一晶体管的控制端子和第二接触部之间；具有控制端子和负载电流路径的第二晶体管，该第二晶体管连接在第一晶体管的控制端子和第一接触部之间；第二电阻器，该第二电阻器连接在第二晶体管的控制端子和第一接触部之间；具有负载电流路径的第三晶体管，该第三晶体管连接在第二晶体管的控制端子和第二接触部之间；以及第三电阻器，该第三电阻器连接在第三晶体管的控制端子和第二接触部之间。
附图说明
下面参考附图更详细地解释实施例。这些图示不一定按比例绘制，并且实施例并不仅限于所示的方面。相反，重点在于说明这些实施例所基于的原理。其中：
图1示出了具有钳位电路的半导体开关的示例，其用于在静电放电的情况下进行保护。
图2示出了具有改进的钳位电路的半导体开关的第一实施例。
图3示出了第二实施例，该第二实施例是图2中示例的扩展。
图4示出了另一实施例，其中两个根据图2的钳位电路串联连接(“堆叠”)。
图5示出了具有三个输入/输出引脚的芯片，在ESD事件的情况下，借助于钳位电路保护这三个输入/输出引脚。
具体实施方式
图1示出了具有有源钳位电路的半导体开关的示例，该有源钳位电路用于在静电放电的情况下进行保护。半导体开关可以是功率半导体开关，并且在图1中标记为ML。半导体开关ML连接在半导体芯片的两个引脚PIN1和PIN2之间，并且在本示例中被实现为MOS场效应晶体管(例如，DMOS晶体管)(MOS＝金属氧化物半导体，DMOS＝双扩散金属氧化物半导体)。半导体开关根据被馈送到晶体管ML的控制电极的控制信号来接通和断开。在MOS晶体管的情况下，控制信号是MOS晶体管的栅极电压VG，该栅极电压VG被施加到MOS晶体管的栅极。为了简化图示，图1基本上仅包含晶体管ML和有源钳位电路。
根据图1，钳位电路具有放大器电路，该放大器电路主要由电阻器和另一MOS晶体管MP构成，并且作为源极电路(Source-Schaltung)运行。放大器电路具有放大器输入端和放大器输出端。放大器输出端与半导体开关ML的控制电极连接。具体而言，MOS晶体管MP的负载电流路径(漏极-源极电流路径)连接在半导体开关ML的栅极和第一引脚PIN1之间，并且电阻器RGSn连接在半导体开关ML的栅极和第二引脚PIN2之间。MOS晶体管MP是p沟道晶体管；其漏极与半导体开关ML的栅极连接。MOS晶体管MP的栅极是放大器输入端，MOS晶体管MP的漏极是放大器输出端。
电阻器RGSn两端的电压降可以被视为放大器输出信号，该放大器输出信号作为栅极电压被馈送到半导体开关ML的栅极。总而言之，施加到放大器输入端的信号(在本示例中，即，MOS晶体管MP的栅极-源极电压VIN)被放大，并且放大后的信号作为控制信号(栅极电压VG)被馈送到半导体开关ML的控制电极。
借助于触发电路产生放大器电路的输入信号(电压VIN)，该触发电路在图1的示例中借助于RC电路实现。RC电路是电阻器和电容器的串联电路。在本示例中，电阻器RGSp连接在第一引脚PIN1和放大器输入端(在本示例中，即，MOS晶体管MP的栅极)之间，并且电容器C连接在放大器输入端和第二引脚PIN2之间。
如图1所示，在引脚PIN1和PIN2之间的静电放电的情况下，将产生从第一引脚PIN1流向第二引脚PIN2的电流iESD。对于以下说明，假设半导体开关ML最初处于断开状态。在这种情况下，放电电流iESD(其可能由于引脚PIN1处的静电放电而产生)将首先流过触发电路(即，流过RC电路RGSp、C)，从而在放大器输入端产生输入电压VIN(即，放电电流iESD乘以电阻器RGSp的电阻值)，该输入电压VIN被晶体管MP放大。放大后的信号(栅极电压VG和所产生的栅极电流)随后使半导体开关ML接通，然后该半导体开关ML在引脚PIN1和PIN2之间建立低电阻电流路径，并且使得放电电流iESD能够流出而不会造成损坏。
齐纳二极管链DGSp和DGSn仅用于限制电压，以保护栅极(以及特别是栅极氧化物)免受过高的电压。用于保护栅极免受过电压的齐纳二极管本身是已知的，并且在此不再赘述。
就这一点应当提到的是，RC电路(触发电路)使得能够动态地激活钳位电路。即，通过放电电流iESD的快速上升来激活钳位电路。钳位电路的接通时间基本上由时间常数τ＝RGSp·C决定，其中电容器C必须被设计为承受在引脚PIN1和PIN2之间的最大可能电压(HV电容器)。在HV引脚(即，设计用于20V以上的电压)的情况下，该电容器必须借助金属板实现，该金属板布置在芯片的金属化层中。这种电容器占用相当大的芯片面积。例如，电容器C可以占钳位电路面积的20％至30％。
无法(并且也不期望)通过引脚PIN1和PIN2之间的直流电压进行静态激活。这样的直流电压将仅使得电容器C被充电，而不会在相当长的时间上接通MOS晶体管MP(除了在快速上升沿期间的短时间之外)。
作为第一实施例，图2示出了具有改进的钳位电路的半导体开关ML。图2中的电路与图1中的电路的主要不同之处在于触发电路的实现，该触发电路在图2中以TRIG表示。其余的电路部分(特别是放大器电路AMP、齐纳二极管链DGSn、DGSp、以及连接在引脚PIN1和PIN2之间的半导体开关ML)是相同的，并且参见上面的说明。引脚PIN1和PIN2可以是半导体芯片的任意芯片接触部。引脚的形状取决于所使用的芯片封装。根据芯片封装，接触部可以例如被设计为焊针或焊球(solder balls)等。
根据图2中的实施例，钳位电路的触发电路TRIG包含电阻器RGSp，该电阻器RGSp连接在第一引脚PIN1和放大器输入端(例如，MOS晶体管MP的栅极)之间。然而，触发电路TRIG不包含作为独立专用器件的电容器，特别是不包含HV电容器，这样的电容器如上所述会占用相对较大的面积。取而代之的是，触发电路TRIG包括另一MOS晶体管MX，该另一MOS晶体管MX的负载电流路径连接在放大器输入端和第二引脚PIN2之间，其中MOS晶体管MX的栅极通过另一电阻器RGSn,2同样与第二引脚PIN2耦连。如每个MOS晶体管一样，MOS晶体管MX具有固有电容CGS和CDG(栅极-源极电容和栅极-漏极电容)，然而这些固有电容不是独立的器件，并且特别地不需要额外的芯片面积。固有电容和不同于固有电容的其他寄生电容太小，以至于无法承担图1示例中的电容器C的功能。然而，响应于ESD事件(放电电流iESD)，通过固有电容、特别是漏极-栅极电容CDG可以将晶体管MX控制进入导通状态。当晶体管MX开始导通时，在放大器电路AMP的输入端(即，在晶体管MP的栅极)产生电压摆幅(voltage swing，输入电压VIN)，该电压摆幅——被放大器电路放大——使功率晶体管ML接通。
如在先前示例中一样，对于下面的说明，假设半导体开关ML最初处于断开状态。在这种情况下，如果发生ESD事件，放电电流iESD将首先流过触发电路，因为MOS晶体管MP最初尚未导通。由于漏极和栅极之间的电容性耦合(栅极-漏极电容CGD)，放电电流iESD的快速瞬时上升会使得MOS晶体管MX接通。因此，电流iESD可以流过电阻器RGSp和MOS晶体管MX，从而在放大器输入端产生电压信号VIN。放大后的信号(栅极电压VG和所产生的栅极电流)随后使半导体开关ML接通，然后该半导体开关ML在引脚PIN1和PIN2之间建立低电阻电流路径，并且使得放电电流iESD能够流出而不会造成损坏。为了ESD保护的目的，可以将半导体开关ML视为通过低电阻电流路径导出放电电流iESD的分流器。
触发电路TRIG允许动态激活钳位电路，该钳位电路可以通过放电电流iESD的快速上升来激活。在本示例中，时间常数τ是τ＝RGSn,2·CGS，其中CGS表示栅极-漏极电容。通过对电阻器RGSn,2的电阻值的适当设计可以设置所期望的时间常数。不会发生钳位电路的静态激活。
由于可以动态激活钳位电路，因此不需要为了激活钳位而必须超过静态的(预定义的)阈值电压。触发电路响应于引脚PIN1处电流iESD的陡峭的边沿。不需要(就面积需求而言)大的电容器，因此钳位电路总体上可以在相对较小的芯片面积上实现。触发电路TRIG中的MOS晶体管MX可以具有与半导体开关ML相同的晶体管类型。因此，引脚PIN1和PIN2之间的最大允许电压由晶体管MX、ML的击穿电压确定，而不是由其他部件(诸如在图1示例中由电容器C)确定。此外，可以相对容易地实现对触发电路的简单的去激活(从而实现对钳位电路的去激活)。对此的示例在图3中示出。
图3示出了图2中的电路的修改/扩展。图3中的电路与图2中的电路相同，但是包含三个附加的晶体管MP0、MX0和ML0。在下文中将仅探讨这些附加的晶体管及其功能。其余部分可以参见关于图2的说明。晶体管MP0的负载电流路径将晶体管MP的栅极与晶体管MP的源极连接。当晶体管MP0接通时，栅极和源极短接，并且放大器电路AMP的晶体管MP不再可以被驱动为导通。换言之，晶体管MP0与放大器电路耦连并且被配置为使得该晶体管MP0可以将放大器电路AMP去激活并且防止激活钳位电路。晶体管MP0可以是p沟道MOSFET，并且可以接收逻辑信号EN作为栅极信号。
晶体管MX0的负载电流路径将晶体管MX的栅极与晶体管MX的源极连接。当晶体管MX0接通时，栅极和漏极短接，并且触发电路TRIG的晶体管MX不再可以被驱动为导通。换言之，晶体管MX0与触发电路TRIG耦连并且被配置为使得晶体管MX0可以将触发电路TRIG去激活并且防止激活钳位电路。晶体管MX0可以是n沟道MOSFET，并且可以接收逻辑信号
Figure BDA0002939847540000061
作为栅极信号，该逻辑信号
Figure BDA0002939847540000062
是逻辑信号EN的反相形式。在图3所示的示例中，晶体管ML0的负载电流路径将晶体管ML(半导体开关)的栅极与晶体管ML的源极连接。晶体管ML0同样可以借助逻辑信号
Figure BDA0002939847540000071
接通，从而使晶体管ML的栅极和源极短接，并且防止接通晶体管ML。逻辑信号EN的低电平(对应于反相逻辑信号
Figure BDA0002939847540000072
的高电平)使得钳位电路去激活。借助于EN信号或
Figure BDA0002939847540000073
信号将钳位电路去激活可选地可以通过晶体管MP0、ML0或MX0中的一个晶体管来实施，或者通过使用这些晶体管中的两个或多个晶体管的组合来实施。
应当理解的是，在这里描述的示例中，MOS晶体管可以由其他类型的晶体管代替。例如，可以使用双极型晶体管、特别是绝缘栅双极型晶体管(Insulated Gate BipolarTransistors，IGBT)代替MOS晶体管。在这种情况下，术语源极和漏极是指相应的IGBT的发射极和集电极。
图4示出了另一实施例，其中两个钳位电路1a和1b串联连接(堆叠配置，stackedconfiguration)。参考图3所说明的扩展也可以在图4的示例中使用。钳位电路1a包括连接在第一引脚PIN1和电路节点N之间的半导体开关ML,1、以及对应的放大器电路AMP1和触发电路TRIG1。钳位电路1a与图2中的钳位电路1相同，并且唯一的不同之处在于钳位电路1a不是连接在两个引脚(PIN1和PIN2)之间，而是连接在第一引脚PIN1和内部电路节点N之间。钳位电路1b包括连接在电路节点N和第二引脚PIN2之间的半导体开关ML,2、以及对应的放大器电路AMP2和触发电路TRIG2。钳位电路1b同样与图2中的钳位电路1相同，但如上所述，钳位电路1b连接在内部电路节点N和第二引脚PIN2之间。应当理解的是，还可以将不止两个钳位电路串联连接，以进一步提高组件的耐压强度。
通常，钳位电路连接在输入引脚(或输出引脚，例如PIN1)和接地引脚(例如PIN2)之间，以保护与输入引脚耦连的电子设备免受潜在的有害ESD事件的影响。图5中的示例示出了钳位电路1b用于保护多个引脚PIN1A、PIN1B、PIN1C免受ESD事件的示例。为此，钳位电路1b连接在电路节点N和芯片引脚(例如，接地引脚)(图5中的PIN2)之间。引脚PIN1A、PIN1B、PIN1C(输入/输出引脚)中的每个引脚都通过二极管D1与电路节点N耦连，并且引脚PIN2通过二极管D2与引脚PIN1A、PIN1B、PIN1C耦连，其中二极管D1的阴极和二极管D2的阳极与钳位电路1b连接。当例如在引脚PIN1A处发生ESD事件时，放电电流iESD可以例如经由对应的二极管D1和钳位电路1b流出到与接地连接的引脚PIN2。

Claims (10)

1.一种电路，具有以下各项：
第一晶体管(ML)，具有控制端子和负载电流路径，所述第一晶体管连接在第一接触部(PIN1)和第二接触部(PIN2)之间；
放大器电路(AMP；MP、RGSn)，具有放大器输入端和放大器输出端，所述放大器电路与所述晶体管(ML)的所述控制端子连接；
触发电路(TRIG)，连接在所述第一接触部(PIN1)和所述第二接触部(PIN2)之间，所述触发电路具有第二晶体管(MX)，并且所述触发电路被设计为，响应于所述第一接触部(PIN1)处的放电电流，通过以下方式在所述放大器输入端产生电压摆幅：所述放电电流的至少一部分通过所述第二晶体管(MX)的固有电容(CDG)来驱动所述第二晶体管(MX)的控制端子。
2.根据权利要求1所述的电路，
其中所述触发电路包括另一放大器电路，所述另一放大器电路的输出端与所述放大器电路(AMP)的所述放大器输入端连接，并且所述另一放大器电路的输入端与所述第一接触部(PIN1)电容性耦合，其中所述电容性耦合由所述第二晶体管(MX)的所述固有电容(CDG)提供。
3.根据权利要求2所述的电路，
其中所述另一放大器电路由在源极电路中的所述第二晶体管(MX)形成，所述第二晶体管的控制电极通过所述固有电容(CDG)与所述第一接触部(PIN1)耦连。
4.根据权利要求1所述的电路，
其中所述触发电路具有一个或多个电阻器(RGSp)，所述一个或多个电阻器将所述第一接触部(PIN1)耦连到所述放大器电路(AMP；MP、RGSn)的所述放大器输入端，并且
其中所述第二晶体管(MX)连接在所述放大器输入端和所述第二接触部(PIN2)之间。
5.根据权利要求4所述的电路，
其中所述第二晶体管(MX)是MOS晶体管，所述第二晶体管的控制端子通过电阻器(RGSn,2)与所述第二晶体管(MX)的源极端子耦连。
6.根据权利要求1至5中任一项所述的电路，
其中所述触发电路仅包含所述第二晶体管(MX)的固有电容和寄生电容。
7.根据权利要求1至6中任一项所述的电路，
其中所述放大器电路(AMP；MP、RGSn)具有第三晶体管(MP)，所述第三晶体管是MOS晶体管并且作为源极电路运行。
8.根据权利要求1至6中任一项所述的电路，还具有：
被设计为根据逻辑信号来防止所述第一晶体管(ML)接通的电路，并且该电路还被设计为根据所述逻辑信号来将所述放大器电路(MP、RGSn)去激活。
9.一种电路，具有：
第一晶体管(ML)，具有控制端子和负载电流路径，所述第一晶体管连接在第一接触部(PIN1)和第二接触部(PIN2)之间；
第一电阻器(RGSn)，连接在所述第一晶体管(ML)的控制端子和所述第二接触部(PIN2)之间；
第二晶体管(MP)，具有控制端子和负载电流路径，所述第二晶体管连接在所述第一晶体管(ML)的控制端子和所述第一接触部(PIN1)之间，
第二电阻器(RGSp)，连接在所述第二晶体管(MP)的控制端子和所述第一接触部(PIN1)之间；
第三晶体管(MX)，具有负载电流路径，所述第三晶体管连接在所述第二晶体管(MP)的控制端子和所述第二接触部(PIN2)之间；以及
第三电阻器(RGSn,2)，连接在所述第三晶体管(MX)的控制端子和所述第二接触部(PIN2)之间。
10.根据权利要求9所述的电路，
其中所述第三晶体管(MX)是具有漏极-栅极电容(CDG)和栅极-源极电容(CGS)的MOS晶体管，所述漏极-栅极电容(CDG)作用在所述第二晶体管(MP)的控制端子和所述第三晶体管(MP)的控制端子之间，所述栅极-源极电容(CGS)作用在所述第三晶体管(MX)的控制端子和所述第二接触部(PIN2)之间。
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CN113852060A (zh) * 2021-11-25 2021-12-28 江苏长晶科技有限公司 一种主动式热插拔输入保护电路

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