JPH027544B2 - - Google Patents
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- JPH027544B2 JPH027544B2 JP57167766A JP16776682A JPH027544B2 JP H027544 B2 JPH027544 B2 JP H027544B2 JP 57167766 A JP57167766 A JP 57167766A JP 16776682 A JP16776682 A JP 16776682A JP H027544 B2 JPH027544 B2 JP H027544B2
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- Japan
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- signal
- zero
- ffsk
- clock signal
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- 239000004020 conductor Substances 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
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- 238000010586 diagram Methods 0.000 description 2
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- 230000005540 biological transmission Effects 0.000 description 1
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- 230000007423 decrease Effects 0.000 description 1
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- 230000008929 regeneration Effects 0.000 description 1
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- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/10—Frequency-modulated carrier systems, i.e. using frequency-shift keying
- H04L27/14—Demodulator circuits; Receiver circuits
- H04L27/156—Demodulator circuits; Receiver circuits with demodulation using temporal properties of the received signal, e.g. detecting pulse width
- H04L27/1563—Demodulator circuits; Receiver circuits with demodulation using temporal properties of the received signal, e.g. detecting pulse width using transition or level detection
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/08—Speed or phase control by synchronisation signals the synchronisation signals recurring cyclically
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【発明の詳細な説明】
本発明は、受信したFFSK（fast frequency
shift keying）変調データ信号からクロツク信号
を発生するクロツク信号発生器および位相選択装
置と、差動データ復調器とを備え、差動データ復
調器にクロツク信号再生器を接続して、差動デー
タ復調器に供給される受信したFFSK変調データ
信号からクロツク信号再生器の制御の下にデータ
信号を再生するFFSK変調データ信号受信機に関
するものである。
shift keying）変調データ信号からクロツク信号
を発生するクロツク信号発生器および位相選択装
置と、差動データ復調器とを備え、差動データ復
調器にクロツク信号再生器を接続して、差動デー
タ復調器に供給される受信したFFSK変調データ
信号からクロツク信号再生器の制御の下にデータ
信号を再生するFFSK変調データ信号受信機に関
するものである。
この種の受信機はRudi de Buda著の論文
“Coherent Demodulation of Frequency Shift
Keying with Low Deviation Ratio”，IEEE
Transactions on Com.，June20，1972，第429
〜435頁に記載されている。
“Coherent Demodulation of Frequency Shift
Keying with Low Deviation Ratio”，IEEE
Transactions on Com.，June20，1972，第429
〜435頁に記載されている。
この文献に記載された受信機では受信した
FFSK変調データ信号を二乗した後、この受信
FFSK変調データ信号の２つの周波数の一方の周
波数の２倍の周波数および他方の周波数の２倍の
周波数にそれぞれ同調した２個の位相同期ループ
に供給し、これら位相同期ループの出力信号を減
算し除数２で割算することによりクロツク信号を
発生させ、かつこれら位相同期ループの出力信号
を加算した除数４で割算することによりクロツク
信号に対する位相基準信号を発生させるようにす
る。その場合依然残存するクロツク信号の位相不
確定は、差動復調の使用により復調データには影
響を及ぼさない。
FFSK変調データ信号を二乗した後、この受信
FFSK変調データ信号の２つの周波数の一方の周
波数の２倍の周波数および他方の周波数の２倍の
周波数にそれぞれ同調した２個の位相同期ループ
に供給し、これら位相同期ループの出力信号を減
算し除数２で割算することによりクロツク信号を
発生させ、かつこれら位相同期ループの出力信号
を加算した除数４で割算することによりクロツク
信号に対する位相基準信号を発生させるようにす
る。その場合依然残存するクロツク信号の位相不
確定は、差動復調の使用により復調データには影
響を及ぼさない。
かかる受信機は“１”または“０”が連続して
発生する場合再生されたクロツク信号の位相確定
度がこの“１”または“０”の連続発生期間に低
減するか、または完全に失われることさえあると
いう欠点を有している。更に、かかる受信機は多
数使用するためには構造及動作が余りにも複雑で
ある。従つて車両検出の分野では極めて多数の受
信機の経済的な使用を可能ならしめるための簡単
なFFSK変調データ信号受信機が要求される。
発生する場合再生されたクロツク信号の位相確定
度がこの“１”または“０”の連続発生期間に低
減するか、または完全に失われることさえあると
いう欠点を有している。更に、かかる受信機は多
数使用するためには構造及動作が余りにも複雑で
ある。従つて車両検出の分野では極めて多数の受
信機の経済的な使用を可能ならしめるための簡単
なFFSK変調データ信号受信機が要求される。
本発明の目的は、集積回路の形態で容易に製造
することができると共に、いわゆるアクイジヨン
時間が短くかつデータパターンとは無関係に同期
が維持される全く新規なFFSK変調データ信号受
信機を提供するにある。
することができると共に、いわゆるアクイジヨン
時間が短くかつデータパターンとは無関係に同期
が維持される全く新規なFFSK変調データ信号受
信機を提供するにある。
この目的のため本発明の受信機は、受信した
FFSK変調データ信号の零交さ点からクロツク信
号を発生するため零交さ点検出器を備え、位相選
択装置を零交さ点検出器に接続し、位相選択装置
を、受信FFSK信号の２つの信号周波数のうち低
い周波数を有する信号の２個の連続した零交さ点
を選択するよう構成配置し、かつ位相選択装置を
クロツク信号再生器に接続してクロツク信号を位
相選択装置により選択した零交さ点と同期させる
よう構成したことを特徴とする。
FFSK変調データ信号の零交さ点からクロツク信
号を発生するため零交さ点検出器を備え、位相選
択装置を零交さ点検出器に接続し、位相選択装置
を、受信FFSK信号の２つの信号周波数のうち低
い周波数を有する信号の２個の連続した零交さ点
を選択するよう構成配置し、かつ位相選択装置を
クロツク信号再生器に接続してクロツク信号を位
相選択装置により選択した零交さ点と同期させる
よう構成したことを特徴とする。
この受信機は、時間領域において作動するので
クロツク信号およびデータ信号のアクイジシヨン
が迅速に行われ、更に、集積回路の形態での製造
が極めて簡単であるという利点を有する。
クロツク信号およびデータ信号のアクイジシヨン
が迅速に行われ、更に、集積回路の形態での製造
が極めて簡単であるという利点を有する。
図面につき本発明を説明する。
第１図に示した本発明受信機の実施例はFFSK
変調データ信号を受信する入力端子１を有する。
かかる信号を第２ａ図に示す。特に第２ａ図は正
弦波FFSK変調データ信号を示し、高い周波数を
有する信号S1の周波数はこのデータ信号のビツト
レート１／Ｔに等しく選定され、低い周波数を有
する信号S2の周波数はこのデータ信号のビツトレ
ート１／Ｔの半分に等しく選定されている。本例
ではデータ信号の論理信号値“０”は周波数が例
えば50kHzの信号S2によつて示し、かつ論理信号
値“１”は周波数が例えば100kHzの信号S1によ
つて示し、その場合データ信号のビツト周期Ｔは
10μ秒である。更に、FFSK変調データ信号は、
信号S1からS2への遷移およびこれと逆の遷移がこ
れら正弦波信号のピークにおいて行われるよう形
成される。このFFSK変調データ信号は増幅器２
で増幅した後クロツク信号再生器３に供給する。
このクロツク信号再生器３はパルス列を供給する
パルス発生器５を備え、本例ではパルス発生器の
発生するパルスのパルス繰返し周波数を3.2MHz
とし、これを第２ｂ図に示す。パルス発生器５に
は第１割算回路６を接続し、その除数を本例では
８とする。従つて第１割算回路６の出力端子には
第２ｅ図に示すパルス列が発生し、そのパルス繰
返し周波数は400kHzである。
変調データ信号を受信する入力端子１を有する。
かかる信号を第２ａ図に示す。特に第２ａ図は正
弦波FFSK変調データ信号を示し、高い周波数を
有する信号S1の周波数はこのデータ信号のビツト
レート１／Ｔに等しく選定され、低い周波数を有
する信号S2の周波数はこのデータ信号のビツトレ
ート１／Ｔの半分に等しく選定されている。本例
ではデータ信号の論理信号値“０”は周波数が例
えば50kHzの信号S2によつて示し、かつ論理信号
値“１”は周波数が例えば100kHzの信号S1によ
つて示し、その場合データ信号のビツト周期Ｔは
10μ秒である。更に、FFSK変調データ信号は、
信号S1からS2への遷移およびこれと逆の遷移がこ
れら正弦波信号のピークにおいて行われるよう形
成される。このFFSK変調データ信号は増幅器２
で増幅した後クロツク信号再生器３に供給する。
このクロツク信号再生器３はパルス列を供給する
パルス発生器５を備え、本例ではパルス発生器の
発生するパルスのパルス繰返し周波数を3.2MHz
とし、これを第２ｂ図に示す。パルス発生器５に
は第１割算回路６を接続し、その除数を本例では
８とする。従つて第１割算回路６の出力端子には
第２ｅ図に示すパルス列が発生し、そのパルス繰
返し周波数は400kHzである。
第２ａ図から明らかなように、FFSK変調デー
タ信号において生ずる零交さ点は互に少なくとも
周期Ｔの１／２だけ推移されてくる。そこでクロ
ツク信号再生器３には増幅器２の出力端子に接続
した零交さ点検出器８を設ける。零交さ点検出器
８は、FFSK変調データ信号における零交さ点を
検出する毎に発生する出力信号を第１割算回路６
のリセツト入力端子９に供給して、第１割算回路
６を零位置にリセツトする。
タ信号において生ずる零交さ点は互に少なくとも
周期Ｔの１／２だけ推移されてくる。そこでクロ
ツク信号再生器３には増幅器２の出力端子に接続
した零交さ点検出器８を設ける。零交さ点検出器
８は、FFSK変調データ信号における零交さ点を
検出する毎に発生する出力信号を第１割算回路６
のリセツト入力端子９に供給して、第１割算回路
６を零位置にリセツトする。
第１割算回路６から送出されたパルス列（第２
ｅ図）を第２割算回路７に供給し、第２割算回路
７の除数を本例では４として第２割算回路７から
パルス繰返し周波数100kHzの第２ｇ図に示した
パルス状クロツク信号を発生させる。第２割算回
路７の除数が４であるから、クロツクパルスは
Ｔ／４の整数倍の期間にわたり同期されることと
なる。
ｅ図）を第２割算回路７に供給し、第２割算回路
７の除数を本例では４として第２割算回路７から
パルス繰返し周波数100kHzの第２ｇ図に示した
パルス状クロツク信号を発生させる。第２割算回
路７の除数が４であるから、クロツクパルスは
Ｔ／４の整数倍の期間にわたり同期されることと
なる。
時間に関するかかる不確定状態を除去するため
受信機には、最大相互間隔で現われる連続した零
交さ点を選択する位相選択装置４を設ける。第２
ａ図に示したように、最大相互間隔を有する零交
さ点はFFSK変調データ信号の低周波信号の零交
さ点である。
受信機には、最大相互間隔で現われる連続した零
交さ点を選択する位相選択装置４を設ける。第２
ａ図に示したように、最大相互間隔を有する零交
さ点はFFSK変調データ信号の低周波信号の零交
さ点である。
上記目的のため位相選択装置４は第３割算回路
１０および論理回路１１で構成した窓信号発生器
１０，１１を備える。第３割算回路１０の入力端
子１０−１は第１割算回路６の出力端子に接続す
る。第３割算回路１０のリセツト入力端子１０−
２は零交さ点検出器８の出力信号に接続するの
で、第３割算回路１０はFFSK変調データ信号に
おける各零交さ点によつてリセツトされる。
１０および論理回路１１で構成した窓信号発生器
１０，１１を備える。第３割算回路１０の入力端
子１０−１は第１割算回路６の出力端子に接続す
る。第３割算回路１０のリセツト入力端子１０−
２は零交さ点検出器８の出力信号に接続するの
で、第３割算回路１０はFFSK変調データ信号に
おける各零交さ点によつてリセツトされる。
第１割算回路６によつて供給された400kHzの
第１パルス列から第３割算回路１０において除数
２，４および８で割算することによりそれぞれ第
２ｆ図、第２ｇ図および第２ｈ図に示した
200kHz、100kHzおよび50kHzのパルス列を導出
し、これらパルス列はそれぞれ導体１３，１４お
よび１５を介して論理回路１１に供給する。また
論理回路１１には導体１７および１６を介してパ
ルス発生器５の3.2MHzのパルス信号およびこれ
を第１割算回路６で割算して得た400kHzパルス
信号をそれぞれ供給する。論理回路１１はこれら
の信号から第２ｉ図に示した窓信号ｗを送出す
る。この窓信号はｅ・ｆ・ｇ＋・・に等し
く、ここでｅ，ｆ，ｇおよび，，は第２ｅ
図、第２ｆ図および第２ｇ図に示した信号および
その否定信号をそれぞれ表わす。この窓信号Ｗは
ANDゲート１２の一方の入力端子に供給し、
ANDゲート１２の他方入力端子は零交さ点検出
器８の出力端子に接続する。従つてANDゲート
１２は、FFSK変調データ信号において生ずる零
交さ点の検出出力のうち、FFSK変調データ信号
の２つの周波数の信号のうち低周波数信号の零交
さ点の間隔にほぼ等しい間隔に位置する零交さ点
の検出出力だけ転送する。これが第２ｊ図に示し
た同期信号である。上記２つの周波数信号のうち
高周波数信号により適正な動作を擾乱することの
ない最大ジツタを可能ならしめるため窓信号の最
適の幅は第２ａ図に示したビツトレート周期Ｔの
１／４に等しくする。ANDゲート１２から送出
された同期信号（第２ｊ図）は第２割算回路７の
リセツト入力端子１８に供給し、第２割算回路７
はこの同期信号の制御の下に第２ｈ図に示したク
ロツク信号を同期化する。
第１パルス列から第３割算回路１０において除数
２，４および８で割算することによりそれぞれ第
２ｆ図、第２ｇ図および第２ｈ図に示した
200kHz、100kHzおよび50kHzのパルス列を導出
し、これらパルス列はそれぞれ導体１３，１４お
よび１５を介して論理回路１１に供給する。また
論理回路１１には導体１７および１６を介してパ
ルス発生器５の3.2MHzのパルス信号およびこれ
を第１割算回路６で割算して得た400kHzパルス
信号をそれぞれ供給する。論理回路１１はこれら
の信号から第２ｉ図に示した窓信号ｗを送出す
る。この窓信号はｅ・ｆ・ｇ＋・・に等し
く、ここでｅ，ｆ，ｇおよび，，は第２ｅ
図、第２ｆ図および第２ｇ図に示した信号および
その否定信号をそれぞれ表わす。この窓信号Ｗは
ANDゲート１２の一方の入力端子に供給し、
ANDゲート１２の他方入力端子は零交さ点検出
器８の出力端子に接続する。従つてANDゲート
１２は、FFSK変調データ信号において生ずる零
交さ点の検出出力のうち、FFSK変調データ信号
の２つの周波数の信号のうち低周波数信号の零交
さ点の間隔にほぼ等しい間隔に位置する零交さ点
の検出出力だけ転送する。これが第２ｊ図に示し
た同期信号である。上記２つの周波数信号のうち
高周波数信号により適正な動作を擾乱することの
ない最大ジツタを可能ならしめるため窓信号の最
適の幅は第２ａ図に示したビツトレート周期Ｔの
１／４に等しくする。ANDゲート１２から送出
された同期信号（第２ｊ図）は第２割算回路７の
リセツト入力端子１８に供給し、第２割算回路７
はこの同期信号の制御の下に第２ｈ図に示したク
ロツク信号を同期化する。
従つてクロツク信号が一旦正しい位相で再生さ
れた場合、この正しい位相におけるクロツク信号
再生が維持される。従つてこの受信機はメツセー
ジの前に同期信号を送信する伝送システムで使用
するのに好適であり、メツセージの前に同期信号
を送信するには例えばFFSK変調データ信号にお
ける低周波信号の少なくとも２ビツトをメツセー
ジに先行させるようにし、かかる低周波信号は本
例では論理信号値“０”を有する信号である。こ
の同期信号は各メツセージ列において繰返されな
い態様で再生クロツク信号を正しい位相に調整す
るよう作用する。
れた場合、この正しい位相におけるクロツク信号
再生が維持される。従つてこの受信機はメツセー
ジの前に同期信号を送信する伝送システムで使用
するのに好適であり、メツセージの前に同期信号
を送信するには例えばFFSK変調データ信号にお
ける低周波信号の少なくとも２ビツトをメツセー
ジに先行させるようにし、かかる低周波信号は本
例では論理信号値“０”を有する信号である。こ
の同期信号は各メツセージ列において繰返されな
い態様で再生クロツク信号を正しい位相に調整す
るよう作用する。
更に、受信機は遅延素子１９と、増幅器２によ
つて増幅したFFSK変調データ信号を直接供給さ
れる復調器２０とを備える。更に、第２ｈ図に示
したクロツク信号の信号遷移に対しビツト周期Ｔ
の１／２だけ推移したパルスから成るパルス列の
形態のサンプリング信号を第２割算回路７から図
示しない態様で導出し、このサンプリング信号を
第２ｋ図に示す。
つて増幅したFFSK変調データ信号を直接供給さ
れる復調器２０とを備える。更に、第２ｈ図に示
したクロツク信号の信号遷移に対しビツト周期Ｔ
の１／２だけ推移したパルスから成るパルス列の
形態のサンプリング信号を第２割算回路７から図
示しない態様で導出し、このサンプリング信号を
第２ｋ図に示す。
このサンプリング信号は遅延素子１９の制御入
力端子および復調器２０に供給する。このサンプ
リング信号の制御に下に、受信した各FFSK変調
データ信号を遅延素子１９において１ビツト周期
Ｔだけ遅延した後復調器２０へ供給する。サンプ
リング信号の制御の下に復調器２０により、各サ
ンプリングパルスの発生時に、増幅器２から直接
供給されたFFSK変調データ信号と、１ビツト周
期Ｔだけ遅延されたFFSK変調データ信号が比較
される。
力端子および復調器２０に供給する。このサンプ
リング信号の制御に下に、受信した各FFSK変調
データ信号を遅延素子１９において１ビツト周期
Ｔだけ遅延した後復調器２０へ供給する。サンプ
リング信号の制御の下に復調器２０により、各サ
ンプリングパルスの発生時に、増幅器２から直接
供給されたFFSK変調データ信号と、１ビツト周
期Ｔだけ遅延されたFFSK変調データ信号が比較
される。
第２ａ図から明らかなように、信号S1の受信に
際してはFFSK変調データ信号の振幅および位相
は１ビツト周期Ｔ後も変化せず、本例では信号S1
は論理信号値“１”を有するデータ信号として識
別される。信号S2の受信に際してもFFSK変調デ
ータ信号の振幅は同じであるが位相が１ビツト周
期Ｔ後に180゜推移され、信号S2は論理信号値
“０”を有するデータ信号として識別される。こ
のようにして得た復調データ信号は出力端子２２
から送出される。
際してはFFSK変調データ信号の振幅および位相
は１ビツト周期Ｔ後も変化せず、本例では信号S1
は論理信号値“１”を有するデータ信号として識
別される。信号S2の受信に際してもFFSK変調デ
ータ信号の振幅は同じであるが位相が１ビツト周
期Ｔ後に180゜推移され、信号S2は論理信号値
“０”を有するデータ信号として識別される。こ
のようにして得た復調データ信号は出力端子２２
から送出される。
なお窓信号発生器１０，１１によつても受信信
号の信頼度を示す品位信号を発生させることがで
きる。
号の信頼度を示す品位信号を発生させることがで
きる。
この目的のため第２ａ図に注目すると、１ビツ
ト周期Ｔの９／８を超える零交さ点または１ビツ
ト周期Ｔの３／８より短い零交さ点を有する受信
信号は信頼できない信号であることがわかる。そ
こで論理回路１１に、第２ｂ〜２ｈ図に示した信
号から、窓信号Ｗを導出した態様に対応する態様
で品位信号を導出する他の論理回路を設けるよう
にすることができる。
ト周期Ｔの９／８を超える零交さ点または１ビツ
ト周期Ｔの３／８より短い零交さ点を有する受信
信号は信頼できない信号であることがわかる。そ
こで論理回路１１に、第２ｂ〜２ｈ図に示した信
号から、窓信号Ｗを導出した態様に対応する態様
で品位信号を導出する他の論理回路を設けるよう
にすることができる。
このようにして得た品位信号は出力端子２３か
ら導出することができ、この品位信号により復調
データ信号を許容できるか否かを決定する。
ら導出することができ、この品位信号により復調
データ信号を許容できるか否かを決定する。
第１図は本発明受信機の実施例を示すブロツク
図、第２図は第１図の作動説明図である。 １…入力端子、２…増幅器、３…クロツク信号
再生器、４…位相選択装置、５…パルス発生器、
６…第１割算回路、７…第２割算回路、８…零交
さ点検出器、１０…第３割算回路、１１…論理回
路、１９…遅延素子、２０…差動復調器、２２，
２３…出力端子。
図、第２図は第１図の作動説明図である。 １…入力端子、２…増幅器、３…クロツク信号
再生器、４…位相選択装置、５…パルス発生器、
６…第１割算回路、７…第２割算回路、８…零交
さ点検出器、１０…第３割算回路、１１…論理回
路、１９…遅延素子、２０…差動復調器、２２，
２３…出力端子。
Claims (1)
- 【特許請求の範囲】 １ 受信したFFSK変調データ信号からクロツク
信号を発生するクロツク信号再生器および位相選
択装置と、差動データ復調器とを備え、差動デー
タ復調器にクロツク信号再生器を接続して、差動
データ復調器に供給される受信したFFSK変調デ
ータ信号からクロツク信号再生器の制御の下にデ
ータ信号を再生するFFSK変調データ信号受信機
において、受信したFFSK変調データ信号の零交
さ点からクロツク信号を発生するため零交さ点検
出器を備え、位相選択装置を零交さ点検出器に接
続し、位相選択装置を、受信FFSK信号の２つの
信号周波数のうち低い周波数を有する信号の２個
の連続した零交さ点を選択するよう構成配置し、
かつ位相選択装置をクロツク信号再生器に接続し
てクロツク信号を位相選択装置により選択した零
交さ点と同期させるよう構成したことを特徴とす
るFFSK変調データ信号受信機。 ２ 位相選択装置が零交さ点検出器およびクロツ
ク信号再生器に接続した窓信号発生器を備え、受
信したFFSK変調データ信号の低い周波数の信号
の零交さ点だけが窓信号内に配置されるように
し、窓信号発生器および零交さ点検出器をAND
ゲートを介してクロツク信号再生器に接続する特
許請求の範囲第１項記載の受信機。 ３ クロツク信号再生器がパルス発生器と、リセ
ツト入力端子を有しかつパルス発生器に接続した
第１割算回路と、第１割算回路に接続されかつリ
セツト入力端子を有する第２割算回路とを備え、
零交さ点検出器を第１割算回路のリセツト入力端
子に接続して第１割算回路を、受信したFFSK変
調データ信号の検出した各零交さ点と同期させ、
窓信号発生器を第１割算回路に接続し、ANDゲ
ートを第２割算回路のリセツト入力端子に接続す
る特許請求の範囲第２項記載の受信機。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US8104441 | 1981-09-29 | ||
| NL8104441A NL8104441A (nl) | 1981-09-29 | 1981-09-29 | Een ontvanger voor ffsk gemoduleerde datasignalen. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5871753A JPS5871753A (ja) | 1983-04-28 |
| JPH027544B2 true JPH027544B2 (ja) | 1990-02-19 |
Family
ID=19838130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57167766A Granted JPS5871753A (ja) | 1981-09-29 | 1982-09-28 | Ｆｆｓｋ変調デ−タ信号受信機 |
Country Status (8)
| Country | Link |
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| JP (1) | JPS5871753A (ja) |
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| CA (1) | CA1194132A (ja) |
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