JPH02179124A - Digital/analog conversion circuit - Google Patents
Digital/analog conversion circuitInfo
- Publication number
- JPH02179124A JPH02179124A JP33151888A JP33151888A JPH02179124A JP H02179124 A JPH02179124 A JP H02179124A JP 33151888 A JP33151888 A JP 33151888A JP 33151888 A JP33151888 A JP 33151888A JP H02179124 A JPH02179124 A JP H02179124A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output terminal
- output
- digital
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 title claims abstract description 11
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル信号をアナログ信号に変換するディ
ジタル−アナログ変換回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a digital-to-analog conversion circuit that converts a digital signal into an analog signal.
従来、この種のディジタル−アナログ変換回路(以下、
D/Aコンバータと称す)は、複数ビットのディジタル
入力に対するスイッチング回路と定電流回路とをバイポ
ーラトランジスタ等により構成している。Conventionally, this type of digital-to-analog conversion circuit (hereinafter referred to as
A D/A converter (hereinafter referred to as a D/A converter) includes a switching circuit for a plurality of bits of digital input and a constant current circuit using bipolar transistors or the like.
第3図は従来の一例を示すD/Aコンバータの回路図で
ある。FIG. 3 is a circuit diagram of a conventional D/A converter.
第3図に示すように、かかるD/Aコンバータは3ビツ
ト構成のディジタル信号を入力する入力端子A〜Cにそ
れぞれ入力側が接続されたインバータX31〜X33と
、このインバータX31〜X33の出力と入力端子A〜
Cとを各々のベースに接続した三組のNPNトランジス
タ対T31.Ta2 、T33.T34 ;T35゜T
36と、これら各対のトランジスタの共通接続されたエ
ミッタにコレクタを接続し且つエミッタをそれぞれ抵抗
R32〜R34を介してGND(低電位)に接続すると
ともに、各々のベースに基準電源V R,、を供給して
なるNPNトランジスタ737〜T39とを有し、トラ
ンジスタT31.T33.T35のコレクタを共に高電
源■ccに接続する一方、トランジスタT32゜T34
.T36のコレクタを共に出力端子v outに接続し
且つ高電源■ccと出力端子V 0LIT間を抵抗R3
1で接続して構成される。このD/Aコンバータにおい
て、トランジスタT37〜T39および抵抗R32〜R
34は各対角の定電流回路を構成し、トランジスタ対T
31とTa2;T33とT34;T35とT36および
インバータX31〜X33はそれぞれスイッチ回路を構
成している。As shown in FIG. 3, this D/A converter includes inverters X31 to X33 whose input sides are connected to input terminals A to C, respectively, into which a 3-bit digital signal is input, and the outputs and inputs of these inverters X31 to X33. Terminal A~
Three pairs of NPN transistors T31.C are connected to their respective bases. Ta2, T33. T34; T35゜T
36, and the collectors are connected to the commonly connected emitters of each pair of transistors, and the emitters are connected to GND (low potential) via resistors R32 to R34, respectively, and the bases of each are connected to a reference power supply V R, . NPN transistors 737 to T39 supplying transistors T31 . T33. The collectors of T35 are both connected to the high power supply ■cc, while the transistors T32゜T34
.. Both collectors of T36 are connected to the output terminal v out, and a resistor R3 is connected between the high power supply ■cc and the output terminal V0LIT.
It is configured by connecting with 1. In this D/A converter, transistors T37 to T39 and resistors R32 to R
34 constitutes a constant current circuit on each diagonal, and a transistor pair T
31 and Ta2; T33 and T34; T35 and T36 and inverters X31 to X33 each constitute a switch circuit.
ここで、抵抗R31を1にΩとし、トランジスタT39
のコレクタ電流(以下、rcと称す)が1mA、T38
のICが2mA、T37のIcが4mAになるように、
基準電圧VRεF、抵抗R32〜R34をそれぞれ設定
する。また、入力端子A〜Cには、それぞれ論理値“0
′″のときVREF +0.5 Vを加え、論理値“1
′°のときVRpp +1.OVを加えるものとする。Here, the resistor R31 is set to 1Ω, and the transistor T39
The collector current (hereinafter referred to as rc) is 1mA, T38
So that the IC of T37 is 2mA and the Ic of T37 is 4mA.
A reference voltage VRεF and resistors R32 to R34 are respectively set. Input terminals A to C each have a logic value of “0”.
'', add VREF +0.5 V and set the logical value to ``1''.
'° when VRpp +1. OV shall be added.
まず、入力端子A、B、Cがそれぞれ′0““0″′、
“0″′のとき、トランジスタT31゜T33.T35
はオンし、トランジスタT32゜T34.T36はオフ
になり、抵抗R31には電流は流れないので、高電源V
CCと出力端子V OUT間の電位差はO■になる。次
に、入力端子A。First, input terminals A, B, and C are respectively '0'',
When "0"', transistors T31°T33. T35
is turned on, and transistors T32, T34. T36 is turned off and no current flows through resistor R31, so the high power supply V
The potential difference between CC and the output terminal VOUT becomes O■. Next, input terminal A.
B、Cが1“′、“o”、”o”のとき、トランジスタ
T31.T33.T36はオンし、トランジスタT32
.T34.T35はオフになり、抵抗R31には1mA
の電流が流れ、高電源■。0と出力端子Vo、JT間の
電圧はIVになる。次に、入力端子A、B、Cが“O”
、”1″、“O“のとき、トランジスタT31.T34
.T35はオンし、トランジスタT32.T33.T3
6はオフになり、抵抗R31には2mAの電流が流れ、
高電源■。0と出力端子VOUT間の電圧は2■になる
。以下、同様にして、入力端子A、B、Cはそれぞれ“
1″、′1″ “0″のとき3■、°°0″゛、°“
0″″ II l 1″のとき4V、“1゛′II
Q 11.“1″のとき5V、” o ” 、 “1
′°。When B and C are 1"', "o", "o", transistors T31, T33, and T36 are turned on, and transistor T32
.. T34. T35 is off and resistor R31 has 1mA
Current flows, high power ■. The voltage between 0 and the output terminals Vo and JT becomes IV. Next, input terminals A, B, and C are “O”
, "1", "O", the transistor T31. T34
.. T35 is turned on and transistors T32. T33. T3
6 is turned off, and a current of 2 mA flows through resistor R31.
■High power supply. The voltage between 0 and the output terminal VOUT becomes 2■. Hereinafter, in the same way, input terminals A, B, and C are each "
1", '1" When "0", 3■, °°0"゛, °"
4V when 0″″II l 1″, “1″II
Q11. 5V when “1”, “o”, “1”
′°.
°“1″のとき6■、1″g 、 u 1 ++ 、
I“1°°のとき7■になる。このようにして、デ
ィジタル入力信号A、B、Cに対するアナログ出力信号
が出力端子Voυ↑に電圧として得られる。°When “1”, 6■, 1”g, u 1 ++,
When I" is 1°, it becomes 7■. In this way, analog output signals for the digital input signals A, B, and C are obtained as voltages at the output terminal Voυ↑.
上述した従来のD/AコンバータはNPN トランジス
タおよび抵抗からなる定電流回路を一対のNPN型トラ
ンジスタによるスイッチ回路で切換えているので、前記
定電流回路の電流の一部が一対のNPN)−ランジスタ
のベースへ流れてしまし、ディジタル入力に対するアナ
ログ変換出力に誤差を生じるという欠点がある。また、
従来のD/Aコンバータはスイッチ回路を制御するため
の入力信号に特殊なレベルを必要とするため、入力レベ
ル変換回路等が必要になるという欠点がある。In the conventional D/A converter described above, a constant current circuit consisting of an NPN transistor and a resistor is switched by a switch circuit consisting of a pair of NPN transistors. The problem is that the signal flows to the base, causing an error in the analog conversion output for the digital input. Also,
Conventional D/A converters require a special level for the input signal for controlling the switch circuit, so they have the disadvantage of requiring an input level conversion circuit or the like.
本発明の目的は、かかるディジタル信号に対するアナロ
グ変換出力に誤差の生ずることのない、且つ入力レベル
の変換を行う必要のないD/Aコンバータを提供するこ
とにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a D/A converter that does not generate errors in the analog conversion output of such digital signals and does not require input level conversion.
本発明のD/Aコンバータは、各々のベースを基準電源
に共通接続したn個のバイポーラトランジスタと前記バ
イポーラトランジスタの各々のエミッタおよび第一の電
源間にそれぞれ接続した抵抗とを有する定電流回路と、
n個のディジタル入力端子の各々に入力側を接続したイ
ンバータと前記入力端子およびインバータの出力をそれ
ぞれゲートに入力し且つソースもしくはドレインを共通
にして一対する前記バイポーラトランジスタのコネクタ
に接続したn対のNチャネルもしくはPチャネルMO3
FETとを有するスイッチ回路を含み、前記入力端子に
ゲートを直結した各MOSFETのドレインもしくはソ
ースを並列に出力端子に接続し且つ他のMOSFETの
ドレインもしくはソースを並列に第二の電源に接続する
か、もしくは前記入力端子にゲートを直結した各MO3
FETのドレインもしくはソースを並列に第一の出力端
子に接続し且つ他のMOSFETのドレインもしくはソ
ースを並列に第二の出力端子に接続するとともに前記第
一および第二の出力端子にそれぞれ抵抗を介して第二の
電源を接続するように構成される。The D/A converter of the present invention includes a constant current circuit including n bipolar transistors whose bases are commonly connected to a reference power supply, and resistors respectively connected between the emitters of the bipolar transistors and a first power supply. ,
an inverter whose input side is connected to each of the n digital input terminals; and an n pair of inverters each having its input terminal and the output of the inverter inputted to its gate, and connected to the connector of the pair of bipolar transistors with the source or drain in common. N channel or P channel MO3
FET, the drain or source of each MOSFET whose gate is directly connected to the input terminal is connected in parallel to the output terminal, and the drain or source of the other MOSFET is connected in parallel to a second power supply. , or each MO3 whose gate is directly connected to the input terminal.
The drain or source of the FET is connected in parallel to the first output terminal, the drain or source of the other MOSFET is connected in parallel to the second output terminal, and the first and second output terminals are connected through resistors, respectively. and is configured to connect a second power source.
次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.
第1図は本発明の第一の実施例を示すD/Aコンバータ
の回路図である。FIG. 1 is a circuit diagram of a D/A converter showing a first embodiment of the present invention.
第1図に示すように、本実施例のD/Aコンバータは定
電流回路とスイッチ回路からなり、定電流回路すなわち
これを構成するNPN)ランジスタT17〜T19と抵
抗R11〜R13とは従来例と同様であり、またスイッ
チ回路を構成するインバータXll〜X13も同様であ
る。本実施例が従来例と異なるのはこのスイッチ回路を
構成するトランジスタをNチャネルMO5FETで実現
した点にある。すなわち、MOSトランジスタT17〜
T19と抵抗R11〜R13は定電流回路を構成し、M
OS)ランジスタTllとTl2;T13とT、14;
T15とT16およびインバータXll〜X13はスイ
ッチ回路を構成している。尚、インバータXll〜X1
3は入力端子A−Cへのディジタル入力に対する反転信
号を発生する回路である。As shown in FIG. 1, the D/A converter of this embodiment consists of a constant current circuit and a switch circuit, and the constant current circuit, that is, the NPN transistors T17 to T19 and resistors R11 to R13 that make up this circuit are different from those of the conventional example. The same applies to the inverters Xll to X13 that constitute the switch circuit. This embodiment differs from the conventional example in that the transistors constituting this switch circuit are realized by N-channel MO5FETs. That is, MOS transistors T17~
T19 and resistors R11 to R13 constitute a constant current circuit, and M
OS) Transistors Tll and Tl2; T13 and T, 14;
T15 and T16 and inverters Xll to X13 constitute a switch circuit. In addition, inverters Xll to X1
3 is a circuit that generates an inverted signal for digital input to input terminals A-C.
ここで、MOS)ランジスタT19のコレクタ電流IC
が1mA、MOSトランジスタT18のICが2mA、
MOS)ランジスタT17のIcが4mAになるように
基準電圧VREF、抵抗R11〜R13をそれぞれ設定
し、電源電圧■c。Here, the collector current IC of transistor T19 (MOS)
is 1mA, MOS transistor T18 IC is 2mA,
MOS) Set the reference voltage VREF and the resistors R11 to R13 so that Ic of the transistor T17 becomes 4 mA, and set the power supply voltage c.
を5■とする。また、入力端子A〜Cには、論理値+1
0 IIのとき0■を加え、論理値“1″′のとき5V
を加えるものとする。is 5■. In addition, input terminals A to C have a logic value of +1.
When 0 II, add 0■, and when the logical value is “1'', 5V
shall be added.
まず、入力端子A、B、Cがそれぞれ“′0°。First, input terminals A, B, and C are each at "'0°."
パ0゛、゛′0°′のとき、NチャネルMOSトランジ
スタTl 1.Tl 3.Tl 5はオンし、T12゜
T14.T16はオフになるので、出力端子■。U丁に
流れる電流はOAになる。次に、入力端子A。When the gate is 0° and 0°, the N-channel MOS transistor Tl 1. Tl 3. Tl5 is turned on and T12°T14. Since T16 is turned off, the output terminal ■. The current flowing through U-cho becomes OA. Next, input terminal A.
B、Cが’1”、 “’o”、”o“のとき、Nチャ
ネルMOSトランジスタTl 1.T13.T16はオ
ンし、T12.T14.T15はオフになるので、出力
端子I 0LITに流れる電流は1mAになる。以下、
同様にして入力端子A、B、Cがそれぞれ°゛0″l
、 II I II 、 IIQ、IIのとき出力
端子I 0LITは2mA、”1” 、”1” 、”O
”のとき3mA、”1” ”1” 、”1°°のと
き7mAになる。When B and C are '1', 'o', and 'o', N-channel MOS transistors Tl1.T13.T16 are turned on and T12.T14.T15 are turned off, so that the current flows to the output terminal I0LIT. The current will be 1mA. Below,
In the same way, input terminals A, B, and C are
, II I II, IIQ, II, the output terminal I0LIT is 2mA, "1", "1", "O"
3mA when ``1'', ``1'', 7mA when ``1°°''.
このようにして、ディジタル入力信号A、B。In this way, digital input signals A, B.
Cに対するアナログ出力信号が出力端子IOUアに電流
として得られ、定電流回路を構成するT17〜T19に
よって発生させられる定電流は100%出力端子IOU
↑に伝達されることになる。この実施例においては、高
電源■。0と出力端子■。07間に接続する抵抗も必要
なくなる。The analog output signal for C is obtained as a current at the output terminal IOUA, and the constant current generated by T17 to T19 forming the constant current circuit is 100% output terminal IOU.
It will be transmitted to ↑. In this example, high power supply ■. 0 and output terminal■. There is no need for a resistor connected between 07 and 07.
第2図は本発明の第二の実施例を示すD/Aコンバータ
の回路図である。FIG. 2 is a circuit diagram of a D/A converter showing a second embodiment of the present invention.
第2図に示すように、本実施例は、ディジタル入力に対
するアナログ出力を電圧として取り出し、しかも出力電
圧を正極性と逆極性の双方を取り出す回路である。スイ
ッチ回路および定電流回路を構成するNチャネルMOS
)ランジスタ、イバータおよび抵抗は前述した第一の実
施例と同様であり、異なるのは高電源と各出力端子間に
それぞれ抵抗を接続している点である。すなわち、Nチ
ャネルMOS)ランジスタT27〜T29および抵抗R
23〜R25は定電流回路であり、MOS)ランジスタ
T21とT22.T23とT24;T25とT26はス
イッチ回路を構成している。インバータX21〜X23
はディジタル入力の反転信号を発生する回路である。こ
こで、NチャネルMOSトランジスタT29のコレクタ
電流Icが1mA、T28のIcが2mA、T27のI
Cが4mAになるように基準電圧VRF:F+抵抗R2
3〜R25を設定し、抵抗R21とR22は100Ω、
VCCは5Vとする。As shown in FIG. 2, this embodiment is a circuit that takes out an analog output in response to a digital input as a voltage, and also takes out both positive and reverse polarity output voltages. N-channel MOS that constitutes the switch circuit and constant current circuit
) The transistor, inverter, and resistor are the same as in the first embodiment described above, and the difference is that a resistor is connected between the high power source and each output terminal. That is, N channel MOS) transistors T27 to T29 and resistor R
23 to R25 are constant current circuits, and MOS) transistors T21 and T22. T23 and T24; T25 and T26 constitute a switch circuit. Inverter X21-X23
is a circuit that generates an inverted signal of a digital input. Here, collector current Ic of N-channel MOS transistor T29 is 1 mA, Ic of T28 is 2 mA, and Ic of T27 is 1 mA.
Reference voltage VRF: F + resistor R2 so that C becomes 4 mA
Set 3 to R25, and resistors R21 and R22 are 100Ω.
VCC is set to 5V.
また、入力端子A〜Cには、論理値゛0′′のときOV
を加え、論理値1# 111のとき5■を加えるものと
する。In addition, input terminals A to C have OV when the logical value is ``0''.
, and when the logical value 1# is 111, 5■ is added.
まず、入力端子A、B、Cが“0゛、“0″”o”のと
きMoSトランジスタT21.T23゜T25はオンし
、T22.T24.T26はオフになるので、抵抗R2
1の電流は7mA流れ、電源■ccと一方の出力端子■
ouTlとの間の電位差は0.7■となる。また、抵抗
R22を流れる電流はOAであるので、電源Vccと他
方の出力端子Vouvzとの間の電位差は0■になる0
次に、入力i子A、B、Cが“1”、”o”、”o”の
とき、Mo3)ランジスタT21.T23.T26はオ
ンし、T22.T24.T25はオフになるので、抵抗
R21の電流は6mA流れ、VCCとVoutr間の電
圧は0.6Vになる。また、抵抗R22の電流は1mA
流れ、VCCとVOυ丁2との間の電位差は0.I V
になる。以下、同様にして、入力端子A、B、Cが0°
°、“1″′、″0゛のとき、VCaとVoutt間の
電位差は0.5 V、VccとVOU↑2間の電位差は
0.2■となり、また入力端子A、B、Cが“+ 1
++、”(l II 、 l“Oパのとき、VCCV
OLITI間は0.4■、Vcc VOUT2間は0
.3Vとなり、入力端子A、B、Cが1°’、”1°′
°゛1”のとき、VCCVOUTI間はOV、VCc−
VOυ↑2間は0.7■になる。すなわち、本実施例で
はディジタル入力信号に対するアナログ出力電圧を正極
性と逆極性の双方を同時に得ている。First, when input terminals A, B, and C are "0", "0", and "o", MoS transistors T21.T23.T25 are turned on and T22.T24.T26 are turned off, so resistor R2
1 current flows 7mA, power supply ■cc and one output terminal■
The potential difference between it and ouTl is 0.7■. Furthermore, since the current flowing through the resistor R22 is OA, the potential difference between the power supply Vcc and the other output terminal Vouvz becomes 0■.
Next, when inputs A, B, and C are "1", "o", and "o", Mo3) transistor T21. T23. T26 is turned on, and T22. T24. Since T25 is turned off, a current of 6 mA flows through resistor R21, and the voltage between VCC and Voutr becomes 0.6V. Also, the current of resistor R22 is 1mA
current, the potential difference between VCC and VOυD2 is 0. IV
become. In the same way, input terminals A, B, and C are set to 0°.
°, "1"', "0", the potential difference between VCa and Vout is 0.5 V, the potential difference between Vcc and VOU↑2 is 0.2■, and input terminals A, B, and C are " +1
++,"(l II, l"When Opa, VCCV
0.4■ between OLITI, 0 between Vcc and VOUT2
.. 3V, input terminals A, B, C are 1°', "1°'"
° When 1”, VCCVOUTI is OV, VCc-
The distance between VOυ↑2 becomes 0.7■. That is, in this embodiment, both positive polarity and reverse polarity of the analog output voltage for the digital input signal are obtained at the same time.
また、定電流回路からの電流はスイッチ回路をMOSト
ランジスタで構成しているため、100%伝達すること
ができる。Further, since the switch circuit is composed of MOS transistors, 100% of the current from the constant current circuit can be transmitted.
以上、二つの実施例とも、ディジタル入力が3ビツトの
例として説明したが、任意にnビットへの拡張あるいは
縮少ができることは言うまでもない。In the above two embodiments, the digital input has been described as an example of 3 bits, but it goes without saying that the digital input can be expanded or reduced to n bits as desired.
また、上述した二つの実施例は定電流回路を構成するト
ランジスタをNPNトランジスタを例にとって説明した
が、PNPトランジスタで置き換えても同様にD/Aコ
ンバータを実現することができる。但し、この場合は高
電源(Vcc)と低電源(GND)とを逆にすればよい
。また、同様にスイッチ回路を構成しているMo3FE
TもPチャネルMOS F ETで置き換えることがで
きる。Furthermore, although the above two embodiments have been described using NPN transistors as transistors constituting the constant current circuit, a D/A converter can be similarly realized even if the transistors are replaced with PNP transistors. However, in this case, the high power supply (Vcc) and the low power supply (GND) may be reversed. In addition, Mo3FE, which similarly constitutes the switch circuit,
T can also be replaced with a P-channel MOS FET.
以上説明したように、本発明のD/Aコンバータはスイ
ッチ回路をMo3FETで構成することにより、定電流
回路からの電流を100%出力に伝送することができる
ので、ディジタル入力に対するアナログ変換出力にほと
んど誤差を生じることがないという効果がある。また、
本発明のD/Aコンバータは入力信号のレベルで電源電
圧に対しOVで良いので、レベル変換回路等の余分な回
路も不要であり、0MO3やTTLと容易にインターフ
ェースすることができるという効果がある。As explained above, the D/A converter of the present invention can transmit 100% of the current from the constant current circuit to the output by configuring the switch circuit with Mo3FET. This has the effect that no errors occur. Also,
Since the D/A converter of the present invention requires only an input signal level of OV with respect to the power supply voltage, there is no need for extra circuits such as a level conversion circuit, and there is an effect that it can be easily interfaced with 0MO3 and TTL. .
第1図は本発明の第一の実施例を示すD/Aコンバータ
の回路図、第2図は本発明の第二の実施例を示すD/A
コンバータの回路図、第3図は従来の一例を示すD/A
コンバータの回路図である。
A〜C・・・ディジタル入力端子、T17〜T19゜T
21〜T26・・・NチャネルMo3FET、T17〜
T19.T27〜T29・・・NPNトランジスタ、X
11〜X13.X21〜X23・・・インバータ、R1
1〜R13,R21〜R25・・・抵抗、1oυ丁・・
・電流出力端子、V REP・・・基準電源端子、V
0UTI I V 0UT2・・・電圧出力端子、GN
D・・・接地電位。
(た埋人弁理士内原 晋
あ3
呂FIG. 1 is a circuit diagram of a D/A converter showing a first embodiment of the present invention, and FIG. 2 is a circuit diagram of a D/A converter showing a second embodiment of the present invention.
Converter circuit diagram, Figure 3 shows an example of a conventional D/A
FIG. 3 is a circuit diagram of a converter. A~C...Digital input terminal, T17~T19゜T
21~T26...N channel Mo3FET, T17~
T19. T27-T29...NPN transistor, X
11-X13. X21-X23...Inverter, R1
1~R13, R21~R25...Resistance, 1 oυ...
・Current output terminal, V REP...Reference power supply terminal, V
0UTI I V 0UT2...Voltage output terminal, GN
D...Ground potential. (Taburi Patent Attorney Shina Uchihara 3 Lu
Claims (1)
ラトランジスタと前記バイポーラトランジスタの各々の
エミッタおよび第一の電源間にそれぞれ接続した抵抗と
を有する定電流回路と、n個のディジタル入力端子の各
々に入力側を接続したインバータと前記入力端子および
インバータの出力をそれぞれゲートに入力し且つソース
もしくはドレインを共通にして一対ずる前記バイポーラ
トランジスタのコネクタに接続したn対のNチャネルも
しくはPチャネルMOSFETとを有するスイッチ回路
を含み、前記入力端子にゲートを直結した各MOSFE
Tのドレインもしくはソースを並列に出力端子に接続し
且つ他のMOSFETのドレインもしくはソースを並列
に第二の電源に接続するか、もしくは前記入力端子にゲ
ートを直結した各MOSFETのドレインもしくはソー
スを並列に第一の出力端子に接続し且つ他のMOSFE
Tのドレインもしくはソースを並列に第二の出力端子に
接続するとともに前記第一および第二の出力端子にそれ
ぞれ抵抗を介して第二の電源を接続することを特徴とす
るディジタル−アナログ変換回路。a constant current circuit having n bipolar transistors whose bases are commonly connected to a reference power supply, and resistors respectively connected between the emitters of the bipolar transistors and a first power supply; and each of the n digital input terminals. an inverter whose input side is connected to the inverter, and n pairs of N-channel or P-channel MOSFETs, each of which has its input terminal and the output of the inverter inputted to its gate, and whose source or drain is connected to a pair of connectors of the bipolar transistors. each MOSFE including a switch circuit having a gate directly connected to the input terminal;
Either connect the drains or sources of T in parallel to the output terminal and connect the drains or sources of other MOSFETs in parallel to a second power supply, or connect the drains or sources of each MOSFET whose gate is directly connected to the input terminal in parallel. is connected to the first output terminal and the other MOSFE
1. A digital-to-analog conversion circuit characterized in that the drain or source of T is connected in parallel to a second output terminal, and a second power source is connected to the first and second output terminals through resistors, respectively.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33151888A JPH02179124A (en) | 1988-12-29 | 1988-12-29 | Digital/analog conversion circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33151888A JPH02179124A (en) | 1988-12-29 | 1988-12-29 | Digital/analog conversion circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02179124A true JPH02179124A (en) | 1990-07-12 |
Family
ID=18244543
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33151888A Pending JPH02179124A (en) | 1988-12-29 | 1988-12-29 | Digital/analog conversion circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02179124A (en) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54133061A (en) * | 1978-04-07 | 1979-10-16 | Nec Corp | Current switch circuit |
JPS55156422A (en) * | 1979-05-25 | 1980-12-05 | Nec Corp | Digital-analog converter |
JPS5936423A (en) * | 1982-08-25 | 1984-02-28 | Hitachi Ltd | Current switching circuit |
JPS6253512A (en) * | 1985-09-03 | 1987-03-09 | Anritsu Corp | Pulse output device |
JPS6379422A (en) * | 1986-09-22 | 1988-04-09 | Nec Corp | Digital-analog converter |
-
1988
- 1988-12-29 JP JP33151888A patent/JPH02179124A/en active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54133061A (en) * | 1978-04-07 | 1979-10-16 | Nec Corp | Current switch circuit |
JPS55156422A (en) * | 1979-05-25 | 1980-12-05 | Nec Corp | Digital-analog converter |
JPS5936423A (en) * | 1982-08-25 | 1984-02-28 | Hitachi Ltd | Current switching circuit |
JPS6253512A (en) * | 1985-09-03 | 1987-03-09 | Anritsu Corp | Pulse output device |
JPS6379422A (en) * | 1986-09-22 | 1988-04-09 | Nec Corp | Digital-analog converter |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0817385A1 (en) | Voltage-level shifter | |
JPS589426A (en) | Analog-to-digital converter | |
JPS6157118A (en) | Level converting circuit | |
EP1465347A1 (en) | Monotonic precise current DAC | |
US4982119A (en) | Comparator with latch circuit | |
JP4014383B2 (en) | High precision differential switched current source | |
JPH01226204A (en) | Asymmetrical differential amplifier | |
JPH02179124A (en) | Digital/analog conversion circuit | |
JP2820980B2 (en) | Logic circuit | |
JPH0573292B2 (en) | ||
JPS59144219A (en) | Integrated digital-to-analog converter | |
JP3082336B2 (en) | ECL-CMOS level conversion circuit | |
JP3003404B2 (en) | Power supply selection circuit | |
JP2513009B2 (en) | Digital-analog conversion circuit | |
JPH0697740A (en) | Reference voltage generating circuit | |
JPS63217718A (en) | Logic circuit | |
JPS6020618A (en) | Clock control comparator unit | |
JPH042009B2 (en) | ||
JPH01117417A (en) | Level converting circuit | |
JP2815753B2 (en) | Semiconductor integrated circuit | |
JPH03106220A (en) | Circuit device for converting signal level | |
JPH036920A (en) | Semiconductor integrated circuit | |
JPS62230219A (en) | Small amplitude signal output circuit | |
JPS5854727A (en) | Analog output device | |
JPS614320A (en) | Signal level converting circuit |