JPH0273598A - Current detection device - Google Patents

Abstract

PURPOSE:To read at high speed by making variable the on-resistance of a load transistor under the condition of reading. CONSTITUTION:When data change from '0' to '1' and a current starts to flow from a bit lien BL, the potential of the bit line BL is decreased, a node N1 turns to be a higher level to be determined by the ratio of the on-resistance of transistors (TR) Q1 and Q2 and turns on TR Q3 and Q4 for feedback. In this case, a voltage between the source gates of load TR Q5 is dropped and the on-resistance is increased. On the contrary, when the data change from '1' to '0' and the current stops flowing from the bit line BL, the potential of the line BL is increased, the node N1 turns to be a lower level to be deter mined by the on-resistance of the TR Q1 and Q2 and turns off the TR Q2 and Q4 for feedback. In this case, the source gate voltage of the TR Q5 is increased and the on-resistance is lowered. Consequently, the node N2 can be charged form the potential of the line BL to a current voltage terminal Vcc level within the short period of time. Thus, the high speed reading can be executed.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体記憶装置で、特に、メモリーセルトラ
ンジスタが電流を流すことができるか否かを高速に感知
できる電流検出装置、詳しくは、ＣＭＯ３型の電流増幅
型センスアンプ回路に関する。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to a semiconductor memory device, and more particularly to a current detection device capable of sensing at high speed whether or not a current can flow through a memory cell transistor. This invention relates to a current amplification type sense amplifier circuit.

従来の技術 近年、読み出し専用メモリー（以下、ＲＯＭと略称）は
、大容量化に伴い、メモリーセル電流の減少と同時に読
み出し時間の短縮が必要とされている。2. Description of the Related Art In recent years, as the capacity of read-only memories (hereinafter referred to as ROM) has increased, it has become necessary to reduce the memory cell current and at the same time shorten the read time.

以下に、従来のＲＯＭの電流増幅型センスアンプ回路に
ついて説明する。A conventional current amplification type sense amplifier circuit for a ROM will be described below.

第２図は、従来の電流増幅型センスアンプ回路図である
。ＢＬはビット線で、トランジスタＱ１のゲート入力、
ＣＥは制御信号で、トランジスタＱ２のゲート入力であ
り、トランジスタＱ１とＱ２とで構成されたインバータ
１の出力がノードＮ１　である。このノードＮ１を帰還
用トランジスタＱ３　、　Ｑ４のゲート入力とし、トラ
ンジスタＱ３を介してビット＆’Ｘ　Ｂ　Ｌと負荷トラ
ンジスタＱ５を接続したノードがＮ２である。このノー
ドＮ？を増幅回路２により増幅、および反転させたノー
ドがセンスアンプ出力ＳＯである。なお、ＶＣＣは電源
電圧端子、ＶＳＳは接地端子である。FIG. 2 is a circuit diagram of a conventional current amplification type sense amplifier. BL is a bit line, which is the gate input of transistor Q1,
CE is a control signal, which is the gate input of transistor Q2, and the output of inverter 1 made up of transistors Q1 and Q2 is node N1. This node N1 is used as the gate input of the feedback transistors Q3 and Q4, and the node N2 is connected to the bit &'XBL and the load transistor Q5 via the transistor Q3. This node N? The node where is amplified and inverted by the amplifier circuit 2 is the sense amplifier output SO. Note that VCC is a power supply voltage terminal, and VSS is a ground terminal.

つぎに、電流検出型センスアンプ回路の動作を説明する
。Next, the operation of the current detection type sense amplifier circuit will be explained.

読み出し状態は、制御信号で百がロウレベルであり、ビ
ット線ＢＬに接続されるメモリーセルＩ・ランジスタの
データを検出できる。In the read state, the control signal 100 is at a low level, and data in the memory cell I/transistor connected to the bit line BL can be detected.

この読み出し状態は、データ“Ｏ”と１”とのいずれか
の場合に別れる。This read state is divided into data "O" and data "1".

デーラダ゛○”読み出し動作は、ビット線ＢＬに接続さ
れるメモリーセルトランジスタが電流を流さない場合で
ある。このとき、ノードＮ１は、トランジスタＱ１　と
同Ｑ２とのトランジスタ能力比、すなわち、オン抵抗の
レシオで決まり、帰還用トランジスタＱ３　、Ｑ４をオ
フさせる。よって、ノードＮ２は、負荷トランジスタＱ
５により、電源電圧端子ＶＣＣレベルまで充電される。The data read operation is performed when the memory cell transistor connected to the bit line BL does not conduct current. At this time, the node N1 is connected to the transistor capacity ratio of the transistors Q1 and Q2, that is, the on-resistance. It is determined by the ratio and turns off the feedback transistors Q3 and Q4.Therefore, the node N2 is connected to the load transistor Q
5, the voltage is charged to the power supply voltage terminal VCC level.

そして、増幅回路２で反転させて、センスアンプ出力Ｓ
ｏをロウレベル、すなわち、接地端子ＶＳＳレヘレベす
る。Then, it is inverted by the amplifier circuit 2, and the sense amplifier output S
o is brought to a low level, that is, to the ground terminal VSS level.

データ“１“読み出し動作は、ビット線ＢＬ七接続され
るメモリーセルトランジスタが電流を流せる場合である
。このとき、ビット線ＢＬの電位を引き下げ、ノードＮ
１の電位を引き上げ、帰還用トランジスタＱ３　、Ｑ４
をオンさせる。そして、ビット線ＢＬを一定電位に維持
するように、負荷トランジスタＱ５と帰還用トランジス
タＱ３　、帰還用トランジスタＱ４の２つの経路から、
メモリーセルトランジスタが接地端子ＶＳＳレヘレベ流
し込む電流に対応した電流を供給する。よって、ノード
Ｎ２は、電源電圧端子ＶＣＣレベルから、負荷トランジ
スタＱ５のオン抵抗を流れる電流の起電内分を引いた低
いレベル、つまり、ビット線ＢＬとほぼ同電位となり、
増幅回路２て反転、および増幅させて、センスアンプ出
力Ｓｏをハイレベル、すなわち、電源電圧端子ＶＣＣレ
ベルにする。The data "1" read operation is performed when the memory cell transistor connected to the bit line BL7 can conduct current. At this time, the potential of the bit line BL is lowered and the node N
1, and the feedback transistors Q3 and Q4
Turn on. Then, in order to maintain the bit line BL at a constant potential, from the two paths of the load transistor Q5, the feedback transistor Q3, and the feedback transistor Q4,
The memory cell transistor supplies a current corresponding to the current flowing into the ground terminal VSS level. Therefore, the node N2 is at a low level obtained by subtracting the electromotive portion of the current flowing through the on-resistance of the load transistor Q5 from the power supply voltage terminal VCC level, that is, approximately the same potential as the bit line BL.
The amplifier circuit 2 inverts and amplifies the sense amplifier output So to bring it to a high level, that is, to the power supply voltage terminal VCC level.

次に、データが°°Ｏ”から”１”、°゛１”から“Ｏ
”へと変化する場合について説明する。Next, the data changes from °°O" to "1" and from °゛1" to "O".
” will be explained below.

データが“Ｏ”から”１゛°へと変化する場合、ビット
線ＢＬから電流が流れ始めた時に、負荷トランジスタＱ
５のオン抵抗により、ノードＮ２を電源電圧端子ＶＣＣ
ＣＣレベルビット線ＢＬの電位まで引き下げることがで
きる。すなわち、負荷トランジスタＱ５のオン抵抗によ
り、センスアンプ出力Ｓｏをロウレベルからハイレベル
へと変化する読み出し時間が決まる。When the data changes from "O" to "1°", when current starts flowing from the bit line BL, the load transistor Q
Due to the on-resistance of 5, the node N2 is connected to the power supply voltage terminal VCC.
The potential can be lowered to the CC level bit line BL potential. That is, the read time during which the sense amplifier output So changes from low level to high level is determined by the on-resistance of load transistor Q5.

データが“１”から“Ｏ”へと変化する場合、ビット線
ＢＬから電流が流れなくなった時に、負荷トランジスタ
Ｑ５のオン抵抗により、ノードＮ２をビット線Ｂ　Ｌの
電位から電源電圧端子ＶＣＣレベルまで充電する。すな
わち、負荷トランジスタＱ５のオン抵抗により、センス
アンプ出力Ｓｏをハイレベルからロウレベルへと変化さ
せる時間、読み出し時間が決まる。When the data changes from "1" to "O", when current stops flowing from the bit line BL, the on-resistance of the load transistor Q5 causes the node N2 to rise from the potential of the bit line BL to the power supply voltage terminal VCC level. Charge. That is, the on-resistance of the load transistor Q5 determines the time for changing the sense amplifier output So from high level to low level, and the read time.

発明が解決しようとする課題 しかしながら、上記の従来の構成では、第２図負荷トラ
ンジスタＱ５は、読み出し状態の時、常に一定のオン抵
抗を持っている。このため、デーラダ゛１”とデータ“
Ｏ”の読み出し時間がそれぞれ制約されるという欠点を
有していた。Problems to be Solved by the Invention However, in the conventional configuration described above, the load transistor Q5 in FIG. 2 always has a constant on-resistance in the read state. For this reason, data “1” and data “
Each of these had the disadvantage that the readout time for each of the two methods was limited.

本発明は、上記従来の問題点を解決するもので、データ
゛１”、データ゛°Ｏ”をそれぞれ高速に読み出すこと
のできる電流検出装置を提供することを目的とする。The present invention solves the above-mentioned conventional problems, and aims to provide a current detection device that can read out data "1" and data "0" at high speed.

課題を解決するための手段 この発明は、上記目的を達成するために、読み出し状態
の時、負荷トランジスタがデーラダ“１″データ“０”
の場合で別々のオン抵抗を持つように、ソースをビット
線に結合された帰還用トランジスタのゲート電圧と同じ
ゲート電圧、すなわち、ソース・ゲート間電圧を印加す
る構成である。Means for Solving the Problems In order to achieve the above-mentioned object, the present invention provides that, in the read state, the load transistor outputs the data "1" and the data "0".
In this case, the same gate voltage as the gate voltage of the feedback transistor whose source is coupled to the bit line, that is, the source-gate voltage is applied so that the on-resistances are different in the case of .

作用 この発明は、上記の様に、データ“１゛を読み出す場合
、負荷トランジスタのソース・ゲート間電圧を小さくす
ることによりオン抵抗を大きく、逆に、データ“Ｏ”の
場合、ソース・ゲート間電圧を太き（することによりオ
ン抵抗を小さくすることにより、データ“１”、データ
“０”をそれぞれ高速に読み出すことができる。As described above, when reading data "1", the on-resistance is increased by reducing the source-gate voltage of the load transistor, and conversely, when data "0" is read, the on-resistance is increased by reducing the source-gate voltage. By increasing the voltage and thereby reducing the on-resistance, data "1" and data "0" can be read out at high speed.

実施例 以下本発明の実施例について説明する。Example Examples of the present invention will be described below.

第１図は本発明の回路構成図を示すものであるる。FIG. 1 shows a circuit configuration diagram of the present invention.

ここで、ＢＬはビット線で、トランジスタＱのゲート入
力、ＣＥは制御信号で、トランジスタＱ２のゲート入力
であり、トランジスタＱ＋　　とＱ２で構成されたイン
バータ１の出力がノードＮ＋　である。このノードＮ１
を帰還用トランジスタＱ３　、　Ｑ４のゲート入力とし
、乃）つ、ノードＮ１を負荷トランジスタＱ５のゲート
入力とし、帰還用トランジスタＱ３を介してビット線Ｂ
Ｌと負荷トランジスタＱ５を接続したノードがＮ２であ
る。このノードＮ２を増幅回路により増幅、および反転
させたノードがセンスアンプ出力Ｓｏ　である。なお、
ＶＣＣは電源電圧端子、ＶＳＳは接地端子である。Here, BL is a bit line, the gate input of transistor Q, CE is a control signal, which is the gate input of transistor Q2, and the output of inverter 1 made up of transistors Q+ and Q2 is node N+. This node N1
are the gate inputs of the feedback transistors Q3 and Q4, node N1 is the gate input of the load transistor Q5, and the bit line B is connected via the feedback transistor Q3.
The node connecting L and load transistor Q5 is N2. A node obtained by amplifying and inverting this node N2 by an amplifier circuit is the sense amplifier output So. In addition,
VCC is a power supply voltage terminal, and VSS is a ground terminal.

つぎに、本実施例回路の動作を説明する。Next, the operation of the circuit of this embodiment will be explained.

読み出し状態は、従来と同様に制御信号ＣＥがロウレベ
ルであり、ビット線ＢＬに接続されるメモリーセルトラ
ンジスタのデータを検出できる状態であり、以下、従来
の技術と異なる点に着目して説明する。In the read state, the control signal CE is at a low level as in the conventional technology, and data in the memory cell transistor connected to the bit line BL can be detected.The following description will focus on the differences from the conventional technology.

データが°゛０”から１′へと変化する場合、ビット線
ＢＬから電流が流れ始めた時に、ビット＆ｆｆ　Ｂ　Ｌ
の電位が下がり、ノードＮ１はトランジスタＱ１とＱ２
のオン抵抗のレシオで決まる貰いレベルとなり、帰還用
Ｉ・ランジスタＱｌ　、　Ｑ４をオンさせる。このとき
、負荷トランジスタＱ５のソース・ゲート間電圧は小さ
くなり、オン抵抗が大きくなる。従って、ノートＮ２は
、短時間で電源電圧端子ＶＣＣレベルからビット線Ｂ　
Ｌの電位まで引き下げられる３、よって、センスアンプ
出力Ｓ。When the data changes from °゛0'' to 1', when current starts flowing from the bit line BL, the bit &ff BL
The potential of node N1 decreases, and node N1 becomes connected to transistors Q1 and Q2.
The current level is determined by the ratio of on-resistance of , and the feedback I transistors Ql and Q4 are turned on. At this time, the source-gate voltage of the load transistor Q5 decreases, and the on-resistance increases. Therefore, note N2 changes from the power supply voltage terminal VCC level to bit line B in a short time.
3, the sense amplifier output S is pulled down to the potential of L.

ら高速にロウレベルからハイレベルへと変化する。The signal changes rapidly from low level to high level.

逆に、データが１”から“Ｏ”へと変化する場合、ビッ
ト線ＢＬから電流が流れなくなった時に、ビット線ＢＬ
の電位が上がり、ノートＮ　はトランジスタＱ１と同Ｑ
２のオン抵抗で決まる低いレベルとなり、帰還用トラン
ジスタＱ３　、　Ｑ４をオフさせる。このとき、負荷ト
ランジスタＱ５のソース・ゲート間電圧は大きくなり、
オン抵抗が小さくなる。従って、ノードＮ２は短時間で
ビット線ＢＬの電位から電源電圧端子ＶＣＣレベルまで
充電できる。よって、センスアンプ出力Ｓｏ　も高速に
ハイレベルからロウレベルへと変化する。Conversely, when the data changes from "1" to "O", when the current stops flowing from the bit line BL, the bit line BL
The potential of node N increases, and the node N has the same Q as transistor Q1.
The level reaches a low level determined by the on-resistance of Q2, turning off the feedback transistors Q3 and Q4. At this time, the source-gate voltage of load transistor Q5 increases,
On-resistance becomes smaller. Therefore, node N2 can be charged from the potential of bit line BL to the power supply voltage terminal VCC level in a short time. Therefore, the sense amplifier output So also quickly changes from high level to low level.

なお、メモリーセルトランジスタのデータが°゛１°゛
から“Ｏ”、“Ｏ”から”°１”へ変化する場合、それ
ぞれを高速に読み出すための負荷トランジスタＱ５のオ
ン抵抗は、従来の電流増幅型センスアンプ回路図第２図
の負荷トランジスタＱ５のオン抵抗と比較すると、ソー
ス・ゲート間電圧、ソース・ドレイン間電圧が同一の場
合、オン抵抗は小さくなくてはならない。In addition, when the data of the memory cell transistor changes from °゛1°゛ to "O" and from "O" to "°1", the on-resistance of the load transistor Q5 to read each at high speed is the same as the conventional current amplification. Compared to the on-resistance of the load transistor Q5 in the type sense amplifier circuit diagram in FIG. 2, the on-resistance must be small when the source-gate voltage and source-drain voltage are the same.

発明の効果 以上のように本発明によれば、読み出し状態で、負荷ト
ランジスタのオン抵抗を可変にすることにより、高速読
み出しができる。Effects of the Invention As described above, according to the present invention, high-speed reading is possible by making the on-resistance of the load transistor variable in the read state.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の実施例電流検出装置の回路図、第２図
は従来の電流検出装置の回路図である。 １・・・・・・インバータ、２・・・・・・増幅回路、
Ｑｌ　〜Ｑ５・・・・・・トランジスタ。 代理人の氏名　弁理士　粟野重孝　はか１名第 図FIG. 1 is a circuit diagram of a current detection device according to an embodiment of the present invention, and FIG. 2 is a circuit diagram of a conventional current detection device. 1...Inverter, 2...Amplification circuit,
Ql to Q5...transistor. Name of agent: Patent attorney Shigetaka Awano

Claims (1)

【特許請求の範囲】[Claims] 　ビット線をゲートに、ソースを接地端子に接続した第
１のＮチャネルエンハンスメント型トランジスタのドレ
インと、ゲートに制御信号、ソースを電源端子に接続し
た第２のＰチャネルエンハンスメント型トランジスタの
ドレインとを接続し、上記ドレイン接続点をゲートに、
ソースをビット線に接続した第３のＮチャネルエンハン
スメント型トランジスタのドレインと、ソースを電源端
子に接続した第４のＰチャネルエンハンスメント型トラ
ンジスタのドレインとを接続し、ゲート入力に前記第１
のＮチャネルエンハンスメント型トランジスタのドレイ
ン端子の入力信号を印加することを特徴とする電流検出
装置。The drain of a first N-channel enhancement transistor whose gate is connected to the bit line and whose source is connected to a ground terminal is connected to the drain of a second P-channel enhancement transistor whose gate is connected to a control signal and whose source is connected to a power supply terminal. Then, connect the above drain connection point to the gate,
The drain of a third N-channel enhancement type transistor whose source is connected to a bit line is connected to the drain of a fourth P-channel enhancement type transistor whose source is connected to a power supply terminal, and the gate input is connected to the drain of a third N-channel enhancement type transistor whose source is connected to a bit line.
A current detection device characterized in that it applies an input signal to a drain terminal of an N-channel enhancement type transistor.