JPH0273293A - スキャンコンバート回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １既　　要〕 人力された画像信号を異なる走査周波数で出力するスキ
ャンコンバート回路に関し、 複数の、それぞれ異なる走査周波数を有する入力画像信
号の、それぞれ所定の領域を、さらに異なる走査周波数
の１つのデイスプレィ装置上に同時に表示することを可
能することを目的とし、複数の入力画像信号の各々毎に
、表示指示メモリと、バッファ手段と、画面メモリと、
書込みタイミング制御手段と、同期信号分離手段と、書
込みアドレス発生手段と、表示領域ゲート手段とを設け
、且つ、前記複数の入力画像信号に共通に、読出しアド
レス発生手段と合成画像出力手段とを設けてなり、前記
複数の入力画像信号に共通に設けられた、前記読出しア
ドレス発生手段は、前記表示指示メモリの全て、および
、前記画面メモリの全てに対して、所定のタイミングで
同時に、共通の読出しアドレスを印加し、前記合成画像
出力手段は、全ての前記表示領域ゲート手段の出力の総
和を出力画像信号として出力し、前記複数の入力画像信
号の各々毎に、前記同期信号分離手段は、それぞれ対応
する入力画像信号より同期信号を分離し、前記書込みア
ドレス発生手段は、それぞれ対応する該同期信号のタイ
ミングで前記画面メモリへの書込みアドレスを発生し、
前記バッファ手段は、それぞれ対応する前記画面メモリ
の前段に設けられて、前記入力画像信号を一旦保持し、
該画面メモリは、それぞれ対応する前記バッファ手段か
ら出力された入力画像信号を前記書込みアドレスに従っ
て書き込み、前記書込みタイミング制御手段は、それぞ
れ対応する書込みアドレス発生手段からの前記書込みア
ドレスの前記画面メモリに対する印加のタイミング、お
よび、前記バッファ手段からの前記入力画像信号の出力
のタイミングが、前記読出しアドレスのタイミングに重
ならないように制御し、前記表示指示メモリは、それぞ
れ対応する入力画像信号のうち出力画像として表示すべ
き領域を指示し、前記表示領域ゲート手段は、それぞれ
対応する前記表示指示メモリの指示に基づいて前記画面
メモリの各アドレスからの出力の後段への印加の制御を
行なうように構成する。

〔産業上の利用分野〕

本発明は、人力された画像信号を異なる走査周波数で出
力するスキャンコンバート回路に関する。

ビジュアル機器の多様化に伴い、異なる走査周波数を有
する画像表示装置が存在するようになってきている。例
えば、通常のテレビ（ＮＴＳＣ方式）ト、パーソナル・
コンピュータとでは、画像信号の走査周波数が異なって
いる。

他方、１つのデイスプレィ装置の画面上の領域を分割し
て、複数の画像を同時に表示することも行なわれている
。

こうして、一般に、表示しようとする複数の入力画像信
号の走査周波数が、それぞれ互いに異なるという場合に
、さらに、これら入力画像信号の走査周波数と異なる走
査周波数のデイスプレィ装置の画面上の領域を分割して
、該複数の入力画像を同時に表示するという要求が生じ
ていた。

〔従来の技術、および発明が解決しようとする課題〕

従来、入力画像信号の走査周波数と異なる走査周波数で
出力画像の表示を行なうことを可能にするスキャンコン
バート回路としては、入力画像信号の１ライン毎のデー
タを交互に保持する１ラインメモリを２系統設け、他方
、該入力画像信号より水平同期信号を分離し、ＰＬＬ回
路により該同期信号に同期して２倍の周波数を有する出
力水平同期信号を発生させて、この出力水平同期信号に
よって前記２系統の１ラインメモリのうち、書き込み動
作を行なっていない方の１ラインメモリから、同一のラ
インの画像データを２度づつ読み出すというものがある
。なお、この場合、垂直同期信号の変換は行なわない。

しかしながら、従来のスキャンコンバート方式において
は、表示しようとする複数の入力画像信号の走査周波数
が、それぞれ互いに異なる（一般に水平同期信号も垂直
同期信号も、それぞれ異なる）という場合に、さらに、
これら入力画像信号の走査周波数と異なる走査周波数（
同じく、一般に水平同期信号も垂直同期信号も、それぞ
れ異なる）のデイスプレィ装置の画面上の領域を分割し
て、該複数の入力画像を同時に表示することは不可能で
あった。

本発明は上記の問題点に鑑み、なされたもので、複数の
、それぞれ異なる走査周波数を有する入力画像信号の、
それぞれ所定の領域を、さらに異なる走査周波数の１つ
のデイスプレィ装置上に同時に表示することを可能する
スキャンコンバート回路を提供することを目的とするも
のである。

〔課題を解決するための手段〕

第１図は本発明の基本構成図である。本図に示される構
成においては、それぞれ独立な走査周波数を有する複数
の入力画像信号１＝１〜ｎの各々に対応して、それぞれ
破線１０Ｌ　　（＋＝１〜ｎ）で示される構成が設けら
れている。

該破線１０（Ｌ　　（ｉ＝１〜ｎ　　）内の構成は、そ
れぞれ、上記複数の入力画像信号ｉ＝ｌ〜ｎの各々対応
するものを入力し、且つ、それぞれ、表示指示メモリ１
ｉ、バッファ手段２ｉ％画面メモリ３Ｉ、書込みタイミ
ング制御手段情、同期出力分離手段５ｉ、書込みアドレ
ス発生手段６ｉ、および、表示領域ゲート手段７１を有
してなる。

そして、これらの構成１００Ｉ　（１＝１〜ｎ）の出力
は全て、合成画像出力手段８に印加される。

前記複数の入力画像信号（１＝１〜ｎ）に共通に設けら
れた、前記読出しアドレス発生手段９は、上記表示指示
メモリの全て１８，１□、・・・ｌ、、、および、前記
画面メモリの全て３１ｎ３□、・・・３ｏに対して、所
定のタイミングで同時に、共通の読出しアドレスを印加
し、合成画像出力手段８は全ての表示領域ゲート手段７
１，７□、・・・７ゎの出力の総和を出力画像信号とし
て出力する。

上記の各入力画像信号ｉ　　（ｉ＝ｌ〜ｎ）に対応して
設けられた構成において、同期信号分離手段５ｉは、そ
れぞれ対応する入力画像信号ｌより同期信号を分離し、
書込みアドレス発生手段６ｉは、それぞれ対応する該同
期信号、すなわち、該同期信号分離手段５ｉの出力のタ
イミングで画面メモリ３１への書込みアドレスを発生す
る。

バッファ手段２ｉは、それぞれ対応する画面メモリ３１
の前段に設けられて、前記入力画像信号を一旦保持し、
該画面メモリ３Ｉは、それぞれ対応する前記バッファ手
段２ｉから出力された入力画像信号を前記書込みアドレ
スに従って書き込む。

前記書込みタイミング制御手段４ｉは、それぞれ対応す
る書込みアドレス発生手段６ｉからの前記書込みアドレ
スを、前記画面メモリ３ｉに対して印加するタイミング
、および、前記バッファ手段２ｉから前記入力画像信号
を出力するタイミングが、前記読出しアドレスの印加の
タイミングと重ならないように制御する。

表示指示メモリＩＩは、それぞれ対応する入力画像信号
１のうち出力画像として表示すべき領域を指示し、表示
領域ゲート手段７１は、それぞれ対応する表示指示メモ
リｈの指示に基づいて上記画面メモリ３１の各アドレス
からの出力の後段への印加の制御を行なう。

〔作　用〕

第１図の構成１００Ｉの各々において、画面メモリ３Ｉ
には、バッファ手段２ｓを介して入力画像信号ｉが書き
込まれ、他方、読出しアドレス発生手段９が発生する読
出しアドレスの印加のタイミングで、該画面メモリ３Ｉ
に書き込まれている画像データが出力画像信号として読
み出される。

ところで、上記入力画像信号ｌの書き込みのタイミング
は、通常は、該入力画像信号ｉから同期信号分離手段５
１によって分離された同期信号に同期するタイミングで
書込みアドレス発生手段６ｉより出力される書込みアド
レスが該画面メモリ３□へ印加されるタイミングにおい
て行なわれるが、該書込みアドレスの出力のタイミング
が、上記読出しアドレスの印加のタイミングに重なると
きは、書き込みタイミング制御手段４ｉは、該書込みア
ドレスの上記画面メモリ３１への印加のタイミング、お
よび、バッファ手段２．から次に出力されるべき、対応
する入力画像信号ｌの該画面メモリ３Ｉへの印加のタイ
ミングを制御して、該書込みアドレスの該画面メモリ３
ｎへの印加のタイミングが、上記読出しアドレスの該画
面メモリ３１への印加のタイミングに重ならないように
する。

他方、表示指示メモリ１ｉからは、前記読出しアドレス
が前記画面メモリ３ｉ　に対する印加と同時に印加され
、これに応じて、該表示指示メモリ１、からは、該画面
メモリ３ｉから出力される該続出しアドレスの画像デー
タが出力画像として表示されるべきものか否かを示す表
示指示を出力して、出力画像として表示されるべき画像
データの領域を指示する。表示領域ゲート手段７ｉは、
該表示指示メモリｌｔからの表示指示の出力を制御信号
として、同時に該画面メモリ３１から出力される該読出
しアドレスの画像データの後段への印加を制御する。

これにより、該表示領域ゲート手段７１からは、上記表
示指示メモリ１１によって指示された領域の画像信号の
みが、前記読出しアドレス発生手段９の出力のタイミン
グで出力される。こうして、出力画像は、これら複数の
入力画像信号を合成したものとなる。

第２図は、本発明における画面メモリ、表示指示メモリ
、表示領域ゲート手段７１％および、合成画像出力手段
８による、表示画面上へ複数の画像を合成して表示する
機能を説明するための図である。

画面メモリ３１上には、第２図においてＡで示されるよ
うに、入力画像信号１による画像データが書き込まれて
いる。そして、表示指示メモリ１上には、該画像データ
のうち、どの部分を表示画面上に示すかを指示する表示
指示データが書き込まれている。第２図においてαで示
される部分が、該表示指示データが有効データある領域
を示す。

他方、画面メモリ２□上には、第２図においてＢで示さ
れるように、入力画像信号２による画像データが書き込
まれている。そして、表示指示メモリ２２上には、該画
像データのうち、どの部分を表示画面上に示すかを指示
する表示指示データが書き込まれている。βで示される
部分が、該表示指示データが有効データある領域を示す
。

そして、入力画像信号ｌに対する構成においては、上記
画面メモリ３１の各アドレスの内容と表示指示メモリ１
１のそれぞれ対応するアドレスの内容とが同時に印加さ
れ、画面メモリ３１内の前記Ａで示される入力画像デー
タのうち、前記表示指示メモリ１１のαで示される領域
に重なる部分のデータのみが該表示領域ゲート手段７１
を通過して次段のＯＲ回路８の有効な入力となる。

同様に、入力画像信号２に対する構成においては、上記
画面メモリ３２の各アドレスの内容と表示指示メモリ１
□のそれぞれ対応するアドレスの内容とが同時に印加さ
れ、画面メモリ３□内の前記Ｂで示される入力画像デー
タのうち、前記表示指示メモリ１２のβで示される領域
に重なる部分のデータのみが該表示領域ゲート手段７２
を通過して次段のＯＲ回路８の有効な人力となる。

こうして、予め、上記表示指示メモリ１ｎおよび１□に
書き込む表示指示データを適当に定めておけば、該ＯＲ
回路８からは、該表示指示データに従って、上記入力画
像データ１および２を適当に合成した出力画像データが
得られる。

ところで、読出しアドレス発生手段９の出力、すなわち
、読出しアドレスは、複数の入力画像信号に対する構成
１００＋　　（１＝１〜ｎ）の全てに対して共通、且つ
、同時であり、また、この読出しアドレスのの出力のタ
イミングは、該複数の入力画像信号のタイミングには無
関係である。

上記複数の入力画像信号のうち、走査周波数が前記読出
しアドレスの出力タイミングによって定まる出力画像信
号の走査周波数よりも相対的に高い入力画像信号に対し
ては、出力画像において時間軸上でのデータの間引きが
行なわれることになり、逆に、走査周波数が前記読出し
アドレスの出力タイミングによって定まる出力画像信号
の走査周波数よりも相対的に低い入力画像信号に対して
は、出力画像信号において該入力画像信号のある部分は
繰り返されることになる。

〔実施例〕

第３図は、本発明の実施例の構成を示すものである。

第３図において、１００１は、第１図の破線１００、内
の構成に対応するものであり、１１ＯはＡ／Ｄコンバー
タ、２０はＦＩＦＯメモリ、３０および３２はシフトレ
ジスタ、３１は画面メモリ、３３および３４は１／４分
周回路、４０はアドレスセレクタ、４ｉはＡＮＤ回路、
７０はＡＮＤ回路、５０は同期信号分離回路、６０は書
込み用同期信号出力回路、そして、６ｉは書込み画素カ
ウンタである。

以上の構成において、Ａ／Ｄコンバータ１１０は、アナ
ログ信号として入力されるテレビ画像信号（入力画像信
号）を、後述する書込み用同期信号出力回路６０が出力
する書込みドツトクロックＤＣＫに同期するタイミング
でサンプリングしてディジタル信号に変換し、シリアル
に出力するものである。

ＦＩＦＯメモリ２０は、第１図の構成のバッファ手段２
ｉに対応するもので、前記Ａ／Ｄコンバータ１１０から
シリアルに出力される入力画像ディジタル信号を、上記
の書込み用同期信号出力回路６０が出力する書込みドツ
トクロックＤＣＫに同期して順に記憶し、該記憶した内
容を、後述するＡＮＤ回路４ｉが出力するＦＩＦＯ読出
し信号ＦＲＤに同期して、記憶した順にシリアルに出力
する。

画面メモリ３１、およびシフトレジスタ３０および３２
からなる構成は、第１図の構成の画面メモリ３ｉ　に対
応するものである。これらのうち、画面メモリ３１は、
出力画像を表示する表示画面全体のアドレス領域を有し
、特に、本実施例の画面メモリ３１は４つのデュアル・
ポー）ＤＲＡＭからなる。

各デュアル・ボートＤＲＡＭは、それぞれ２つの互いに
独立なデータ入出力用ポートを有するものであって、第
３図の構成においては、該４つのデュアル・ポー）ＤＲ
ＡＭの各々における上記の２つの互いに独立なデータ入
出力用ポートのうち一方は書込み専用に、他方は読出し
専用に用いられる。

シフトレジスタ３０は前記ＦＩＦＯメモリ２０からシリ
アルに出力される入力画像ディジタル信号を、前記書込
みドツトクロックＤＣＫに同期して順に記憶し、さらに
、後述する１／４分周回路３３が出力するロード信号Ｌ
Ｏに応じて、上記のように順に記憶した入力画像ディジ
タル信号を４ビツトづつパラレルに出力する。

上記４ビツトの出力の各々は、それぞれ、前記画面メモ
リ３１の４つのデュアル・ボートＤＲＡＭの対応するも
のにおける、前記書込み専用のデータ入出力ボートにシ
リアルに印加され、該印加された４ビツトの出力の各々
は、後述する書込みのタイミングで、後述するアドレス
セレクタ４０が上記４つのデュアル・ポー）　Ｄ　ＲＡ
　Ｍの各々に対して出力するアドレスＡＤに、それぞれ
書き込まれる。

上記４つのデュアル・ポー）ＤＲＡＭの各々からは、上
記アドレスセレクタ４０が出力するアドレスＡＤで指定
されるラインのデータが、後述する読出しのタイミング
において、さらに、後述する１／４分周回路３４が出力
する１／４分周された読出しクロックＲＤＣＫ４のタイ
ミングで読み出される。

該画面メモリ３１の出力側に設けられているシフトレジ
スタ３２は、４ビツトのパラレルな入力ポートとシリア
ルな出力ボートを有するもので、該画面メモリ３１の４
つのデュアル・ポー）ＤＲＡＭの各々における前記読出
し専用のデータ入出力用ボートからの４ビツトの出力を
、上記１／４分周された読出しクロックＲＤＣＫ４に応
じて口−ドし、さらに、これも後述する（水平画素）読
出しクロックＲＤＣＫに応じて１ビツトづつシリアルに
出力する。

上述のような、４つのデュアル・ポートＤＲＡＭ１シフ
トレジスタ３０および３２からなる構成は、本発明の出
願時において入手可能な、画面メモリとして使用可能な
大容量のデュアル・ポートＤ　Ｒ，Ａ　Ｍにおいてはデ
ータの書込みに要する時間が、パーソナルコンピュータ
のデイスプレィ等において１ドツトの画素のデータの読
出しくすなわち、表示）に要求される時間に比較して約
４倍大きいことによるもので、１ドツトの画素のデータ
の読出しくすなわち、表示）に要求される時間に相当す
る、書込み時間の要求を満足するデュアル・ボー）ＤＲ
ＡＭが入手可能であれば、第３図の画面メモリ３１は１
つのデュアル・ポートＤＲＡＭのみによって構成し得、
シフトレジスタ３０および３２は不要となる。

ところで、同期信号分離回路５０は、第１図の構成の同
期信号分離手段手段５．に対応するものであって、前記
テレビ画像信号から、該テレビ画像信号が含む原水率同
期信号Ｈ１および原垂直同期信号Ｖ１を分離する。

該原水率同期信号Ｈ１および原垂直同期信号Ｖ１は、書
込み用同期信号出力回路６０に印加される。

該書込み用同期信号出力回路６０は、後述するようなＰ
ＬＬ回路の構成を有し、上記の原水率同期信号Ｈ１に同
期させるように前記書込みドツトクロツタＤＣＫを発生
し、且つ、該書込みドツトクロックＤＣＫに正確に位相
同期する水平同期信号ＳＨＩを、そして、垂直同期信号
ＳＶＩを出力する。

該書込みドツトクロツタＤＣＫ、水平同期信号ＳＨＩお
よび垂直同期信号ＳＶＩは、後述するアドレスセレクタ
４０に供給されると共に、書込み画素カウンタ６ｉに印
加され、該書込み画素カウンタ６ｉは、前記画素メモリ
３１に対する水平ライン書込みアドレスＷＨＡＤと垂直
ライン書込みアドレスＷＶＡＤとを出力し、これら水平
ライン書込みアドレス’ｖＶ　ＨＡ　Ｄおよび垂直ライ
ン書込みアドレスＷＶＡＤは、アドレスセレクタ４０に
印加される。

第３図の構成における書込み用同期信号出力回路６０お
よび書込み画素カウンタ６ｉは、第１図の構成における
書込みアドレス発生手段６．に対応するもので、第４図
には、該書込み用同期信号出力回路６０および書込み画
素カウンタ６ｉの構成例が示されている。

第４図において、書込み用同期信号出力回路６０は、書
込み画素クロック発生部６２、分周回路６３および比較
回路６４を有してなる。また、書込み画素カウンタ６ｉ
は、ＡＮＤ回路６５および６７ｎ水平アドレスカウンタ
６６および垂直アドレスカウンタ６８を有してなる。

上記の書込み用同期信号出力回路６０における書込み画
素クロック発生部６２、分周回路６３および比較回路６
４は、前述のように、ＰＬＬ回路を構成し、前記同期信
号分離回路５０から出力された原水率同期信号Ｈ１を比
較クロックとして、該原水率同期信号Ｈ１に位相同期す
るように書込みドツトクロツタＤＣＫを出力する。分周
回路６３の分周比は、入力画像信号の１ラインの画素数
に等しく、例えば、入力画像信号の１ラインの画素数が
６４０であるならば、６４０である。よって、該書込み
ドツトクロックＤＣＫの周期は原水率同期信号Ｈ１の周
期の１／６４０となる。

なお、上記の分周回路６３の出力は、前述の書込みドツ
トクロックＤＣＫに正確に位相同期する水平同期信号Ｓ
ＨＩとして出力される。

第４図の書込み用同期信号出力回路６０においては、原
垂直同期信号Ｖ１は、そのまま、垂直同期信号ＳＶＩと
して出力される。

第４図の書込み画素カウンタ６ｉにおいては、ＡＮＤ回
路６５において前記水平同期信号ＳＨＩと、後述する水
平書込み区間指定信号とを入力し、該ＡＮＤ回路６５は
、前記水平アドレスカウンタ６６の計数をインクリメン
トするクロックを出力する。また、ＡＮＤ回路６７にお
いて前記垂直同期信号ＳＶＩと、後述する垂直書込み区
間指定信号とを人力し、該ＡＮＤ回路６７は、垂直アド
レスカウンタ６８の計数をインクリメントするクロック
を出力する。

上記水平書込み区間指定信号および垂直書込み区間指定
信号は、入力画像信号において有効な画像データが存在
する水平方向および垂直方向のアドレスの区間を示すも
ので、例えば、第６Ａ図に示される例においては、入力
画像信号は、水平方向に６４０ドツト、垂直方向に４８
０ラインの領域を有し、これに応じて、上記水平書込み
区間指定信号は、前記書込みドツトクロツタが１〜６４
０ドツトの間、有効であるように制御される。

そして、垂直書込み区間指定信号は、垂直同期信号ＳＶ
Ｉの出力毎に、すなわち、各フィールド毎に、前記水平
同期信号ＳＨＩが１〜４８０回出力される間、有効であ
るように制御される。

また、上記水平同期信号ＳＨＩは、上記水平アドレスカ
ウンタ６６の初期値ロード制御人力ともなり、前記垂直
同期信号ＳＶＩは、上記垂直アドレスカウンタ６８の初
期値ロード制御入力となっている。上記水平アドレスカ
ウンタ６６および垂直アドレスカウンタ６８に対しては
、それぞれのカウンタが出力するアドレスの初期値Ｉ、
およびＩ２が印加されており、それぞれのカウンタにお
いては、上記ロード制御人力が有効となることにより、
該初期値が設定される。この初期値は、例えば、第６Ｂ
図においてＩ、およびＩ２で示されるように、入力画像
信号のデータを表示画面のどの位置に示すかを設定する
。

以上の構成により、第４図の書込み画素カウンタ６ｉの
水平アドレスカウンタ６６からは、前記画面メモリ３Ｉ
に対する（４つのデュアル・ボー）ＤＲＡＭに共通の）
水平ライン書込みアドレスＷＨＡＤが、そして、垂直ア
ドレスカウンタ６８からは、該画面メモリ３１に対する
（同じく４つのデュアル・ボー）ＤＲＡＭに共通の）垂
直ライン書込みアドレスＷＶＡＤが出力される。

前述の第１図の構成における読出しアドレス発生手段９
の構成は、第３図の同期信号分離回路９０読出し用同期
信号出力回路９１、および続出し画素カウンタ９２によ
って実現される。

同期信号分離回路９０には、読出し画像を表示させよう
とするデイスプレィ装置、例えば、パーソナルコンピュ
ータからの映像信号が、同期信号のタイミングを抽出す
るために供給される。こうして、該同期信号分離回路９
０は、上記パーソナルコンピュータからの映像信号より
、該映像信号が含む原水率同期信号Ｈ２および原垂直同
期信号Ｖ２を分離する。

該原水率同期信号Ｈ２および原垂直同期信号Ｖ２は、前
述の各テレビ信号人力ｉに対応して設けられた構成１０
０Ｉ内の、後述するアドレスセレクタ１２にタイミング
信号として供給されると共に、読出し用同期信号出力回
路９１に印加される。

該読出し用同期信号出力回路９１は、後述するように、
前記書込み用同期信号出力回路６０と同様のＰＬＬ回路
の構成を有し、上記の原水率同期信号Ｈ２に同期させる
ように前記読出しドツトクロックＲＤＣＫを発生し、且
つ、該続出しドツトクロックＲＤＣＫに正確に位相同期
する水平同期信号ＳＨ２を、そして、垂直同期信号ＳＶ
２を出力する。

該読出しドツトクロックＲＤＣＫ、水平同期信号ＳＨ２
および垂直同期信号ＳＶ２は、読出し画素カウンタ９２
に印加され、該続出し画素カウンタ９２は、該読出しド
ツトクロックＲＤＣＫを、水平画素読出しクロックとし
て出力し、さらに、前記垂直アドレスカウンタの出力と
して垂直ライン読出しアドレスＲＶＡＤを出力する。

上記垂直ライン読出しアドレスＲＶＡＤは、前記アドレ
スセレクタ１２に印加される。

第５図には、第３図の構成における読出し用同期信号出
力回路９１および読出し画素カウンタ９２の構成例が示
されている。

第５図において、読出し用同期信号出力回路９１は、読
出し画素クロック発生部９３、分周回路９４および比較
回路９５を有してなる。また、読出し画素カウンタ９２
は、ＡＮＤ回路９６および９７ｎ並びに垂直アドレスカ
ウンタ９８を有してなる。

上記の読出し用同期信号出力回路９１における読出し画
素クロック発生部９３、分周回路９４および比較回路９
５は、前述のように、ＰＬＬ回路を構成し、前記同期信
号分離回路９０から出力された、原水率同期信号Ｈ２を
、比較クロックとして、該原水率同期信号Ｈ２に位相同
期するように読出しドツトクロックＲＤＣＫを出力する
。分周回路９４の分周比は、出力画像信号の１ラインの
画素数、すなわち、表示する画面の１ラインの画素数に
等しく、例えば、表示する画面の１ラインの画素数が１
０２４であるならば、１０２４である。よって、該続出
しドツトクロックＲＤＣＫの周期は原水率同期信号Ｈ２
の周期の１／１０２４となる。

なお、上記の分周回路９４の出力は、前述の読出しドツ
トクロックＲＤＣＫに正確に位相同期する水平同期信号
ＳＨ２として出力される。

第５図の読出し同期信号出力回路９１においては、原垂
直同期信号Ｖ２は、そのまま、垂直同期信号ＳＶ２とし
て出力される。

第５図の読出し画素カウンタ９２においては、ＡＮＤ回
路９６は、前記水平同期信号ＳＨ２と、後述する水平書
込み区間指定信号とを人力し、該ＡＮＤ回路９６は前記
水平画素読出しクロックＲＤＣＫを出力する。また、Ａ
ＮＤ回路９７は、前記垂直同期信号ＳＶ２と、後述する
垂直読出し区間指定信号とを人力し、該ＡＮＤ回路９７
は垂直アドレスセレクタクの計数をインクリメントする
クロックを出力する。

また、上記垂直同期信号ＳＶ２は、上記垂直アドレスカ
ウンタ９８のリセット入力となる。

本発明による第１図の続出アドレス発生手段９が、全て
の入力画像信号１〜ｎに対して設けられた構成１００１
〜１００．、に共通に設けられていることに対応して、
上記水平書込み区間指定信号および垂直書込み区間指定
信号は、表示画面全体において有効な画像データが存在
する水平方向および垂直方向のアドレスの区間を示す。

例えば、第６Ｂ図に示されるように、上記水平書込み区
間指定信号および垂直書込み区間指定信号は、パーソナ
ルコンピュータのデイスプレィ画面全体に対応する、水
平方向に１０２４ドツト、垂直方向に７６８ラインの領
域を示し、すなわち、上記水平書込み区間指定信号は、
前記書込みドツトクロックが１〜１０２４ドツトの間、
有効であるように制御され、そして、各フィールド毎に
、すなわち、垂直同期信号ＳＶ２の出力毎に、垂直書込
み区間指定信号は、前記水平同期信号ＳＨ２が１〜７６
８回出力される間、有効であるように制御される。

以上の構成により、第５図の読出し画素カウンタ９２か
らは、前記水平画素読出しクロックＲＤＣＫが出力され
、また、前記垂直アドレスカウンタ９８からは、垂直ラ
イン読出しアドレスＲＶＡＤが出力される。

さて、第３図の構成において、表示指示メモリｌＯ、シ
フトレジスタ１１ｎアドレスセレクタ１２、および１／
８分周回路１３は、第１図の構成における表示指示メモ
リｌＩに対応するもので、特に、表示指示メモリ１０は
、前記画面メモリ３１の各アドレスに対応するアドレス
を有してなる。すなわち、出力画像の表示画面全体に対
応するメモリ領域を有する。

また、第３図に示されるバス２００は、図示しないＣＰ
Ｕに接続されるもので、前記テレビ信号人力１〜ｎの各
々に対して設けられた構成１００ｔそれぞれが備える表
示指示メモリ１０に対しては該ＣＰＵよりバス２００お
よび、それぞれ８ビツトの信号線を介して、対応するア
ドレスの入力画像データを表示するならば“１”を、表
示しないならば０″を書き込む。

ところで、上記表示指示メモリ１０は、前記画面メモリ
３１と同様に、複数のデュアル・ボートＤＲＡＭからな
るものであるが、ＣＰＵから該デュアル・ポー）ＤＲＡ
Ｍへの書込みに要する時間が、前述のシフトレジスタ３
０から画面メモリ３１への書込みに要する時間より長い
ことにより、該表示指示メモリ１０は、８つのデュアル
・ポー）ＤＲＡＭからなる。前記の８ビツトの信号線は
、これらの８つのデュアル・ポー）ＤＲＡＭのデー夕人
力ボートにそれぞれ接続される。

また、上記複数のデュアル・ポー）ＤＲＡＭに対する書
込みのアドレス（水平ライン書込みアドレスＤＩＷＨＡ
Ｄおよび垂直ライン書込みアドレスＤＩＷＶＡＤ）もま
た、ＣＰＵより上記バス２００および、後述するアドレ
スセレクタ１２を介して印加される。

また、表示指示メモリＩＯが８つのデュアル・ポートＤ
ＲＡＭからなることに対応して、該表示指示メモリ１０
の出力側には、８ビツトのシフトレジスタ１１が設けら
れ、さらに、各デュアル・ボー１−ＤＲＡＭからシリア
ルな出力を取り出すために該各デュアル・ポートＤＲＡ
Ｍに印加されるクロックとしては、前記読出し画素カウ
ンタ９２からの水平画素読出しタロツクＲＤＣＫを１／
８分周回路１３によって１／８分周したクロックＲＤＣ
Ｋ８が用いられる。

ここで、アドレスセレクタ１２は、一方で前記のＣＰＵ
からの水平ライン書込みアドレスＤＩＷＨＡＤおよび垂
直ライン書込みアドレスＤＩＷＶＡＤを入力する出共に
、他方で前記読出し画素カウンタ９２からの垂直ライン
読出しアドレスＲＶＡＤを人力し、且つ、タイミング信
号として前記読出し用同期信号出力回路９１が出力する
水平同期信号ＳＨ２および垂直同期信号ＳＶ２を人力す
る。そして、該アドレスセレクタ１２は、前記表示指示
メモリｌＯにおける読出しのタイミングにおいては、上
記の２種類の人力のうち、読出し画素カウンタ９２から
の垂直ライン読出しアドレスＲＶＡＤを選択して出力し
て該表示指示メモリ１０にアドレスＤＩＡＤとして印加
し、読出しのタイミングでないときには、上記ＣＰＵか
らの水平ライン書込みアドレスＤＩＷＨＡＤおよび垂直
ライン書込みアドレスＤＩＷＶＡＤを選択して出力して
該表示指示メモリ１０にアドレスＤＩＡＤとして印加す
る。

また、アドレスセレクタ１２は、読出しのタイミングで
ないときには、上記のように該アドレスセレクタ１２が
選択したアドレスによってＣＰＵからの８ビツトの表示
指示データが書き込まれると、該ＣＰＵに対してデータ
書き込み応答信号を送出する。ＣＰＵは、これに応じて
次の８ビツトの表示指示データと、それらの書き込みア
ドレス（水平ライン書込みアドレスＤＩＷＨＡＤおよび
垂直ライン書込みアドレスＤＩＷＶＡＤ）を送出する。

しかし、該アドレスセレクタ１２は、表示指示メモリ１
０の読出しのタイミングにおいては、該ＣＰＵに対して
上記データ書き込み応答信号を送出しないので、このと
きは、ＣＰＵからは次の表示指示データは送出されず、
該表示指示メモリＩＯにおいて書込みと読出しとが競合
することが避けられる。

表示指示メモリ１０の８つのデュアル・ポートＤＲＡＭ
から読み出されたデータは、前記１／８分周回路１３が
出力する１／８分周された読出しクロックＲＤＣＫ８の
タイミングでパラレルにシフトレジスタ１１に入力され
る。そして、この８ビツトの表示指示データは、前記読
出し画素カウンタ９２が出力する１／８分周されない（
水平画素）読出しクロックＲＤＣＫのタイミングでシリ
アルに出力され、第３図の構成のＡＮＤ回路７０の一方
の入力として印加される。なお、このＡＮＤ回路７０は
、前述の第１図の構成における表示領域ゲート手段７１
を実現するものである。

ここで、前述の画面メモリ３１側の構成の説明に戻って
、前記アドレスセレクタ４０は、一方で前記の書込み画
素カウンタ６ｉからの水平ライン書込みアドレス’ｖＶ
　ＨＡ　Ｄおよび垂直ライン書込みアドレスＷＶＡＤを
入力すると共に、他方で前記読出し画素カウンタ９２か
らの垂直ライン読出しアドレスＲＶＡＤを入力し、且つ
、タイミング信号として前記書込み用同期信号出力回路
６０が出力する水平同期信号ＳＨＩおよび垂直同期信号
ＳＶ１を入力する。そして、該アドレスセレクタ４０は
、前記画面メモリ３１における読出しのタイミングにお
いては、上記の２種類の入力のうち、読出し画素カウン
タ９２からの垂直ライン読出しアドレスＲＶＡＤを選択
して出力して該表示指示メモリ３１にアドレスＡＤとし
て印加し、読出しのタイミングでないときには、上記書
込み画素カウンタ６ｉからの水平ライン書込みアドレス
ＷＨΔＤおよび垂直ライン書込みアドレスＷＶＡＤを選
択して出力して該画面メモリ３１にアドレスＡＤとして
印加する。

画面メモリ３１には、シリアルデータの読出しタイミン
グクロックとして、前記読出し画素カウンタ９２からの
水平画素読出しクロックＲＤＣＫを前記１／４分周回路
３４において１／４分周したクロックＲＤＣＫ４が印加
されており、読出しのタイミングにおいては、上記垂直
ライン読出しアドレスＲＶＡＤで指定されたラインの入
力画像データが該１／４分周されたクロックＲＤＣＫ４
のタイミングで、前記４つのデュアル・ボートＤＲＡＭ
の各々からパラレルに出力され、シフトレジスタ３２に
印加される。該シフトレジスタ３２には、ロード制御信
号として該１／４分周された読出しクロックＲＤＣＫ４
が印加されており、これら４ビツトのデータは、そのま
ま、該シフトレジスタ３２に人力される。該シフトレジ
スタ３２には、また、シリアルなデータ読出しのタイミ
ングを与えるクロックとして、前記読出し画素カウンタ
９２からの水平画素読出しクロックＲＤＣＫが印加され
ており、上記の４ビツトのデータは該水平画素読出しク
ロックＲＤＣＫのタイミングでシリアルに出力される。

前記シフトレジスタ３０は、前記書込み画素カウンタ６
ｉが出力する書込みドツトクロックＤＣＫを１／４分周
回路３３において１／４分周したクロックをパラレルな
出力制御信号ＬＯとして受けており、画面メモリ３１の
書き込み時には、この出力制御信号ＬＯのタイミングで
、該シフトレジスタ３０に保持されていた４ビツトの入
力画像データは、アドレスセレクタ４０より出力される
前記の書き込みアドレス（水平ライン書込みアドレスＷ
ＨＡＤおよび垂直ライン書込みアドレスＷＶＡＤ）によ
り指定されるアドレスに書き込まれる。

また、画面メモリ３１において、書き込みと続出とが競
合する場合には、アドレスセレクタ４０は読出しを優先
させ、該画面メモリ３１に対しては、前記の読出しアド
レス（垂直ライン読出しアドレスＲＶＡＤ）を印加する
。さらに、前記ＡＮＤ回路４ｉの一方の人力として有効
でない（“０″の）信号を印加する。該ＡＮＤ回路４ｉ
は、前述のように、ＦＩＦＯメモリ２０に対してＦＩＦ
Ｏ続出し信号ＦＲＤを印加するものであるので、この有
効でない（“０”の）信号が印加されている間は、該Ｆ
ＩＦＯメモリ２０からシフトレジスタ３０に対しての新
たなシリアル出力は停止される。

こうして、該シフトレジスタ３０の保持データも、上記
の画面メモリ３１の読出し時間中は、保持されたままと
なる。

前述のように、画面メモリ３１における読出し時間は、
書き込み時間に比較して短く、上記のように書き込み動
作を停止させた１回の読出しのサイクルが終了すると、
アドレスセレクタ４０の出力は書き込み側に切り替えら
れ、前記シフトレジスタ３０からの４ビツトの出力が画
面メモリ３１に書き込まれ、さらに、前記ＡＮＤ回路４
ｉの前記一方の人力も有効となって、ＦＩＦＯメモリ２
０からシフトレジスタ３０へのシリアルなデータ転送も
再び開始される。

前記読出しのタイミングにおいては、前述のように、画
面メモリ３１の４つのデュアル・ポートＤＲＡＭの各々
からの４ビツトの出力データ（入力画像データ）は、前
記１／４分周された読出しクロックＲＤＣＫ４に応じて
、前記シフトレジスタ３２にパラレルに入力され、さら
に、該４ビツトの入力画像データは、前記水平画素読出
しクロックＲＤＣＫに応じて１ビツトづつシリアルに出
力され、ＡＮＤ回路７０の他方の入力として印加される
。

ＡＮＤ回路７０へ印加される前記シフトレジスタ１１か
らの表示指示データの出力の各ビットと、上記シフトレ
ジスタ３２からの入力画像データの出力の各ビットとは
、表示画面上の同一の画素に対応するものであって、該
表示指示データが有効である（“１”）ときには、対応
する入力画像データは該ＡＮＤ回路７０を通過可能とな
り、該表示指示データが有効でない（“０”）ときには
、対応する入力画像データは該ＡＮＤ回路７０を通過せ
ず、対応するＡＮＤ回路７０の出力は“０”となる。

そして、該ＡＮＤ回路７０の出力は、図示しなきいが、
前述の第１図の構成における合成画像出力手段８を実現
するＯＲ回路の人力の１つとして印加される。

前述のように、第３図の構成は、複数の入力画像信号（
テレビ信号）１〜ｎのうちの１つである入力画像信号（
テレビ信号）ｉに対応する構成１００Ｉのみを示すもの
であるので、上記の図示しないＯＲ回路は、全ての入力
画像信号（テレビ信号）１〜ｎに対する構成１００１〜
１００．内にそれぞれ設けられているＡＮＤ回路７０の
出力に対応してｎ個の並列な入力を有するものとなる。

そして、該ＯＲ回路の出力が、表示画面上に表示される
べき画像信号、すなわち、出力画像信号となる。

〔発明の効果〕

本発明によれば、複数の、それぞれ異なる走査周波数を
有する入力画像信号の、それぞれ所定の領域を、さらに
異なる走査周波数の１つのデイスプレィ装置上に同時に
表示することが可能となる。

【図面の簡単な説明】

第１図は本発明の基本構成図、 第２図は、表示指示メモリの機能説明図、第３図は本発
明の実施例の構成図、 第４図は、書込みアドレス発生のための回路構成例を示
す図、 第５図は、読出しアドレス発生のための回路構成例を示
す図、 第６Ａ図は、入力画面の１例を示す図、そして第６Ｂ図
は、表示画面の１例を示す図である。 〔符号の説明〕 １□、１□、〜１ｎ．・・・表示指示メモリ、２ｉ、２
□、〜２゜・・・バッファ手段、３□、３２．〜３ｏ・
・・画面メモリ、４ｉ．４□、〜４ｎ・・・書込みタイ
ミング制御手段、５１゜５ｉ、〜乳・・・同期出力分離
手段、６．、６２．〜６ｈ・・・書込みアドレス発生手
段、？、、　７２．〜７ｏ・・・表示領域ゲート手段、
８・・・合成画像出力手段、９・・・読出しアドレス発
生手段、１０・・・表示指示メモリ、１１・・・シフト
レジスタ、１２・・・アドレスセレクタ、１３・・・１
Ｉ８分周回路、２０・・・ＦＩＦＯメモリ、３０．３２
・・・シフトレジスタ、３１・・・画面メモリ、３３ｎ
３４・・・１Ｉ４分周回路、４０・・・アドレスセレク
タ、４ｉ・・・ＡＮＤ回路、５０・・・同期信号分離回
路、６０・・・書込み用同期信号出力回路、６ｉ・・・
書込み画素カウンタ、６２・・・書込み画素クロック発
生部、６３・・・分周回路、６４・・・比較回路、６５
゜６７・・・ＡＮＤ回路、６６・・・水平アドレスカウ
ンタ、６８・・・垂直アドレスカウンタ、７０・・・Ａ
ＮＤ回路、９０・・・同期信号分離回路、９１・・・読
出し用同期信号出力回路、９２・・・読出し画素カウン
タ、９３・・・読出し画素クロック発生部、９４・・・
分周回路、９５・・・比較回路、９６．９７・・・ＡＮ
Ｄ回路、９８・・・垂直アドレスカウンタ、１１０・・
・Ａ／Ｄコンバータ、２００・・・バス。 垂直映倫書込期間 垂直 入力画面（書込画面）の１告を示す図 表示画面（読出画面）の１例を示す９ 第６Ａ図 第６Ｂ図

Claims (1)

1. 【特許請求の範囲】 １、複数の入力画像信号の各々（ｉ）毎に、表示指示メ
   モリ（１＿ｉ）と、画面メモリ（３＿ｉ）と、書込みタ
   イミング制御手段（４＿ｉ）と、同期信号分離手段（５
   ＿ｉ）と、書込みアドレス発生手段（６＿ｉ）と、表示
   領域ゲート手段（７＿ｉ）とを設け、且つ、前記複数の
   入力画像信号に共通に、読出しアドレス発生手段（９）
   と合成画像出力手段（８）とを設けてなり、 前記複数の入力画像信号に共通に設けられた、前記読出
   しアドレス発生手段（９）は、前記表示指示メモリ（１
   ＿ｉ）の全て（１＿１、１＿２、・・・１＿ｎ）、およ
   び、前記画面メモリ（３＿ｉ）の全て（３＿１、３＿２
   、・・・３＿ｎ）に対して、所定のタイミングで同時に
   、共通の読出しアドレスを印加し、前記合成画像出力手
   段（８）は、全ての前記表示領域ゲート手段（７＿１、
   ７＿２、・・・７＿ｎ）の出力の総和を出力画像信号と
   して出力し、 前記複数の入力画像信号の各々（ｉ）に対しては、前記
   同期信号分離手段（５＿ｉ）は、それぞれ対応する入力
   画像信号より同期信号を分離し、前記書込みアドレス発
   生手段（６＿ｉ）は、それぞれ対応する該同期信号のタ
   イミングで前記画面メモリ（３＿ｉ）への書込みアドレ
   スを発生し、前記バッファ手段（２＿ｉ）は、それぞれ
   対応する前記画面メモリ（３＿ｉ）の前段に設けられて
   、前記入力画像信号を一旦保持し、該画面メモリ（３＿
   ｉ）は、それぞれ対応する前記バッファ手段（２＿ｉ）
   から出力された入力画像信号を前記書込みアドレスに従
   って書き込み、前記書込みタイミング制御手段（４＿ｉ
   ）は、それぞれ対応する書込みアドレス発生手段（６＿
   ｉ）からの前記書込みアドレスの前記画面メモリ（３＿
   ｉ）に対する印加のタイミング、および、前記バッファ
   手段（２＿ｉ）からの前記入力画像信号の出力のタイミ
   ングが、前記読出しアドレスの印加のタイミングに重な
   らないように制御し、前記表示指示メモリ（１＿ｉ）は
   、それぞれ対応する入力画像信号のうち出力画像として
   表示すべき領域を指示し、前記表示領域ゲート手段（７
   ＿ｉ）は、それぞれ対応する前記表示指示メモリ（１＿
   ｉ）の指示に基づいて前記画面メモリ（３＿ｉ）の各ア
   ドレスからの出力の後段への印加の制御を行なうことを
   特徴とするスキャンコンバート回路。