JPS595779A - Run-length decoding device - Google Patents
Run-length decoding deviceInfo
- Publication number
- JPS595779A JPS595779A JP11505382A JP11505382A JPS595779A JP S595779 A JPS595779 A JP S595779A JP 11505382 A JP11505382 A JP 11505382A JP 11505382 A JP11505382 A JP 11505382A JP S595779 A JPS595779 A JP S595779A
- Authority
- JP
- Japan
- Prior art keywords
- code
- length
- parallel
- data
- buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/41—Bandwidth or redundancy reduction
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T9/00—Image coding
- G06T9/005—Statistical coding, e.g. Huffman, run length coding
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Image Processing (AREA)
Abstract
Description
【発明の詳細な説明】
この発明は画像のデータ圧縮などで用いられるランレン
グス(以下RLと略記する)符号化方式における復号化
装置の構成に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to the configuration of a decoding device in a run-length (hereinafter abbreviated as RL) encoding system used in image data compression.
一般に、RL符号化装置では、入力されるデータの列に
おいて同じデータ値が連なる部分(これをランという)
のデータ数、即ちRLを計数し、そのKL値を順次に対
応する符号語へ変換して伝送路や記憶装置等(以下これ
らを代表して単に伝′送路という)に出力する。Generally, in an RL encoding device, a part (this is called a run) where the same data values are continuous in a string of input data.
The number of data, ie, RL, is counted, and the KL values are sequentially converted into corresponding code words and outputted to a transmission line, storage device, etc. (hereinafter simply referred to as a transmission line).
一方、RL復号化装置では、伝送路から入力される上記
の様な符号語の列を順次にKL値に逆変換し、更にKL
を逆計数しながらその数値だけのデータのランを再生す
ることによりデータ列を復元して出力する。On the other hand, the RL decoding device sequentially inversely converts the sequence of code words inputted from the transmission path into KL values, and then
The data string is restored and output by reproducing the data run of only that number while inversely counting.
ここで、RLは当然一定値ではなく、また符号語長もデ
ータ圧縮の効果を向上させる目的から非足長とすること
が普通であるから、上記の様なRL復号化装置の内部に
おける動作タイミングは複雑であり、ILL復号化装置
の前後の符号やデータの入出力速度も一定でない。とこ
ろが、復号化装置の前後に来るべき伝送路や画像記録装
置等のデータ出力装置は、その様な非定常的な速度変托
には追随し難いので、中間にタイミング調整用のバッフ
ァメモリが必要である。ここではその様なバッファもR
L復号化装置に含めて考えるものとする。Here, the RL is naturally not a constant value, and the codeword length is also usually set to a length in order to improve the data compression effect, so the operation timing inside the RL decoding device as described above is complicated, and the input/output speed of codes and data before and after the ILL decoding device is not constant. However, data output devices such as transmission lines and image recording devices that come before and after the decoding device cannot follow such unsteady speed changes, so a buffer memory for timing adjustment is required in between. It is. Here such a buffer is also R
It is assumed that it is included in the L decoding device.
なお、以下において特に断わらない限り、白黒2値のフ
ァクシミリデータのILL復号化装置の場合を具体例と
して説明を行なう。In the following, unless otherwise specified, a case of an ILL decoding apparatus for black and white binary facsimile data will be described as a specific example.
第1図は、上記の様なRL復号化装置の従来の構成を示
すブロック図で、(Illは入力符号バッファ、α2は
定長化変換部、03は符号変換部、圓はRL逆計数部、
05)は出力データバッファである。FIG. 1 is a block diagram showing the conventional configuration of the above-mentioned RL decoding device. ,
05) is an output data buffer.
伝送路からの符号、情報は、非定長符号語(a)が直列
1こ接続された様な形で符号バッファU旧こ入力され、
一時記憶の後入力順にしたがって読出される。The code and information from the transmission path are input to the code buffer U in the form of one non-fixed length code word (a) connected in series.
After being temporarily stored, they are read out in the order of input.
読出された各非定長符号語−)は定長化変換部uの及び
符号変換部α3において、RL値を表わす2進符号(C
)に変換される。この変換の典型的な過程は、非定長符
号m (1)が定長化変換部■でビット直列的に処理さ
れて、まず中間的な定長の2進符号(b)に変換され、
更にその中間符号(b)が符号変換部03でビット直列
的又はビット並列的な符号変換を受けてRL値を表わす
2進符号(C)に変換されるものである。ここでビット
並列的符号変換とは、中間的な2進符号(b)の各相位
の値を同時に処理してRL値を表わす2進符号(C)へ
の変換を行なうことで、後述のROM(リードオンリー
メモリ)による変換はこれにあたる。このビット並列的
符号変換では変換は通常1動作ステップで終了する。ま
たビット直列的符号変換とは、中間的な2進符号(b)
の各相位の値を1個又は複数個ずつ順次に処理すること
により変換を行うことで、Wy l e 符号やB2符
号の復号化における符号変換はビット直列的に行われる
のが普通である。このビット直列的符号変換では通常複
数の動作ステップが必要であるが、前段階の定長化変換
と同時に実行できる場合が多く、その場合には定長化変
換部(17Jと符号変換部a3を必ずしも分離して考え
る必要はない。次に、符号変換部u3の出力である2進
符号(C)は、RL逆計数部圓によって逆計数され、1
回の計数につき1データの割合で同じデータ値をもつデ
ータ(d’)、即ちランが再生され出力される。データ
値(−′)が2進符号(C)がRL逆計数部(141に
入力される度19変化することはRL符号化の原理から
明らかである、この出力データ(d′)は順次出力デー
タバッファti51に入力され、一時記憶の後、入力順
に従って出力装置へ出力される。ここでデータバッファ
(151から出力装置へのデータ出力(d)は、出力装
置の情報受信速度や情報受信単位に適合する様に行われ
る。ファクシミリデータの例では、白画素は′0〃、黒
画素は′1#というデータ値を持ち、これが走査線単位
で、即ち走査線内では連続的に、走査線間では間欠的に
、出力データバッファ05)から読み出され、画像記録
装置で順次記録されることにより受信画を出力する。Each read non-fixed length code word -) is converted into a binary code (C
) is converted to A typical process of this conversion is that a non-fixed-length code m (1) is processed in a bit-serial manner in a fixed-length conversion unit (■), and is first converted into an intermediate fixed-length binary code (b).
Furthermore, the intermediate code (b) is subjected to bit-serial or bit-parallel code conversion in a code converter 03 and is converted into a binary code (C) representing the RL value. Here, bit-parallel code conversion means that the values of each phase of the intermediate binary code (b) are simultaneously processed and converted into a binary code (C) representing the RL value. (Read-only memory) conversion corresponds to this. In this bit-parallel code conversion, the conversion is usually completed in one operation step. Furthermore, bit-serial code conversion refers to intermediate binary code (b)
Code conversion in the decoding of Wy le codes and B2 codes is usually performed in a bit-serial manner by sequentially processing one or more phase values of . This bit-serial code conversion normally requires multiple operation steps, but in many cases it can be performed simultaneously with the previous stage of constant length conversion, in which case the constant length conversion unit (17J and code conversion unit a3) It is not necessary to consider them separately.Next, the binary code (C) that is the output of the code converter u3 is inversely counted by the RL inverse counterer circle, and is
Data (d') having the same data value, ie, runs, are reproduced and output at a rate of one data per count. It is clear from the principle of RL encoding that the data value (-') changes by 19 every time the binary code (C) is input to the RL inverse counter (141), and this output data (d') is sequentially output. The data is input to the data buffer ti51, and after being temporarily stored, it is output to the output device according to the order of input.Here, the data output (d) from the data buffer (151 to the output device) is based on the information reception speed of the output device and the information reception unit. In the example of facsimile data, a white pixel has a data value of '0〃 and a black pixel has a data value of '1#. In between, the received image is intermittently read from the output data buffer 05) and sequentially recorded by the image recording device, thereby outputting the received image.
ところで、第1図の様な構成をもつ従来のRL後号化装
置では、入力符号バッファ(111から非定長符号語を
読み出してRL値を表わす2進特号へ変換する処理と、
RL値を表わす2進符号を逆計数することによってデー
タのランへ変換する処理とが時分割で行われ、あるラン
の符号語を彷号化して対応するデータの再生が完了した
後で次のランの符号語の復号化に開始するという様な動
作制御が行われる。このため1つのランの復号化につい
て、定長化変換及び符号変換のための動作ステップ数と
RL逆計数のための動作ステップ数の和の動作ステップ
数が必要である。但し、この動作ステップ数は一定でな
くランによって変動する。またRLを逆計数するための
動作ステップ数は1走査線内のラン全体について考えれ
ばl走査線内の画素数に等しくなり一定であるが、定長
化変換及び符号変換のための動作ステップ数は1走査線
内でも一定でなく、両方の和の動作ステップ数も一定で
ないっこのため、RL復号化装置としてはラン単位でも
走査線単位でも復号化処理を同期的に行うことができず
、内部の動作制御は複雑である。By the way, in the conventional RL postcoding device having the configuration as shown in FIG.
The process of converting the binary code representing the RL value into a run of data by inverse counting is performed in a time-division manner, and after the code word of one run is encoded and the reproduction of the corresponding data is completed, the code word of the next run is Operational control is performed such that the decoding of the codeword of the run begins. Therefore, for decoding one run, the number of operation steps is the sum of the number of operation steps for constant length conversion and code conversion and the number of operation steps for RL inverse counting. However, this number of operation steps is not constant and varies depending on the run. In addition, the number of operation steps for inversely counting RL is equal to the number of pixels in one scan line and is constant when considering the entire run within one scan line, but the number of operation steps for length conversion and code conversion is constant. is not constant even within one scanning line, and the number of operation steps for the sum of both is also not constant, so the RL decoding device cannot perform decoding processing synchronously on a run-by-run basis or on a scanning-line basis. Internal operation control is complex.
これは、時分割的動作により1ラン当りの復号化処理に
要する動作ステップ数が大きくな塾ことと共に、RL復
号化装置を高速化する際には大きな問題となる。This causes a large number of operation steps required for decoding processing per run due to time-divisional operation, and also poses a big problem when increasing the speed of the RL decoding device.
また、第1図の様な構成の従来のRL復号化装置ではバ
ッファメモリが入力端と出力端の両方に存在するためバ
ッファ制御が複雑になる。まず入力符号バッファ圓では
、伝送路の情報速度に従って間断なく符号ビットが入力
されるので、記憶符号量がバッファαDの容量を越える
(これをオーバーフロラという)ことのない様に非定長
符号語を足長化変換部(12へ出力しなけれはならない
。一方、出力データバッファ09では出力装置の情報速
度に従って復元データが必要となるので、出力すべき復
元データが不足する(これをアンダーフロラという〕こ
とがない様に、RL逆計数部側からデータバッファ05
1へデータを入力しなけれはならない。Furthermore, in the conventional RL decoding device having the configuration as shown in FIG. 1, buffer memory is present at both the input end and the output end, making buffer control complicated. First, in the input code buffer circle, code bits are continuously input according to the information speed of the transmission path, so non-fixed length code words are must be output to the foot length conversion unit (12).On the other hand, the output data buffer 09 requires restored data according to the information speed of the output device, so there is a shortage of restored data to be output (this is called underflora). ] In order to avoid this, the data buffer 05 is
Data must be entered into 1.
これらに対処するには、復号化処理はできるだけ高速に
実行できることが望ましい。もし復号化処理がおそ過ぎ
ると、出力装置で正しい出力が得られなくなるばかりで
なく、入力符号バッファuDでオーバーフロラか起きる
恐れがあり、これを避けるためには符号バッファαDの
容量を非常に大きくしておかねばならない。To deal with these problems, it is desirable to be able to execute the decoding process as quickly as possible. If the decoding process is too slow, not only will the output device not be able to obtain the correct output, but there is also a risk of overflow occurring in the input code buffer uD. To avoid this, the capacity of the code buffer αD must be made very large. I have to do it.
また伝送路の情報速度と出力装置の情報速度との間で均
衡がとれなければ、復号化処理が高速であるだけでは不
十分である。そし゛C%RL符号化によるデータ圧縮で
は画像などのデータの統計量の変動番こ依らずこの均衡
を保つことは原理的に困難であるから、これも実際上大
きな問題である。Furthermore, if there is no balance between the information speed of the transmission path and the information speed of the output device, it is not sufficient to have high-speed decoding processing. However, in data compression using C%RL encoding, it is difficult in principle to maintain this balance regardless of fluctuations in statistics of data such as images, so this is also a big problem in practice.
もしも伝送路が速すぎると、高速の復号化処理により出
力データバッファ09にどんどん復元データが蓄積され
オーパフロウの恐れがあり、これを避けるためには出力
データバッファ05)を非常に大容量にしなければなら
ない。最悪に備えて復元データの殆どを記憶できる様な
容量を考えると、復元データは符号と異なりもはやデー
タ圧縮されていないために膨大なものとなりゅ (例え
ば、A4判1枚分のファクシミリデータは数メガビット
にもなる。)、装置価格的にも問題がある。そこでデー
タバッファ09の容量を小さく抑えておいて、復元デー
タがオーパフロウしない様に復号化処理を間欠的に実行
させる方法がしばしば採られるが、それでは符号バッフ
ァαD側のオーバー70つの危険性が出てくることにな
る。逆にもしも出力装置側が速過ぎると、符号バッファ
(111とデータバッファ(151が共にアンダーフロ
ラとなって正しい出力が得られない。これに対処するた
めデータバッファα9に十分な復元データがある時にの
み出力装置を動作させる様な方法が採られることがある
。しかしこの方法では出力装置に間欠動作が可能な機構
を必要とするが、高速でかつ間欠動作を精確に行う機構
には高度な技術を要し装置価格も高くなるので実用上問
題がある。If the transmission path is too fast, the high-speed decoding process will accumulate more and more restored data in the output data buffer 09, leading to the risk of overflow. To avoid this, the output data buffer 05) must have a very large capacity. No. Considering the capacity to store most of the restored data in preparation for the worst case scenario, the restored data will be huge because it is no longer compressed, unlike code. ), there is also a problem in terms of equipment price. Therefore, a method is often adopted in which the capacity of the data buffer 09 is kept small and the decoding process is executed intermittently so that the restored data does not overflow. It will come. On the other hand, if the output device side is too fast, both the code buffer (111) and the data buffer (151) will become underflow and correct output will not be obtained. Sometimes a method is adopted in which the output device is operated.However, this method requires a mechanism that allows intermittent operation of the output device, but a mechanism that can perform intermittent operation at high speed and accurately requires advanced technology. This poses a practical problem because the cost of the equipment is also high.
いずれにせよ入力符号バッファαVと出力データバッフ
ァQ51の両方でオーバーフロラもアンダーフロラも起
こらない様に動作制御を行うことは容易でなく、その解
決には高価な装置を必要とする。In any case, it is not easy to control the operation so that neither overflow nor underflow occurs in both the input code buffer αV and the output data buffer Q51, and an expensive device is required to solve this problem.
以上述べた様に、従来のKL復号化装置の構成では、動
作制御が複雑であり、また復号化処理を高速化する際に
も問題かあって、それらの解決には高価な装置を要する
という欠点があった。As mentioned above, with the configuration of the conventional KL decoding device, the operation control is complicated, and there are also problems when speeding up the decoding process, and solving these problems requires expensive equipment. There were drawbacks.
この発明は、上記のような従来のものの欠点を除去する
ためになされたもので、RL復号化装置を、入力の各非
足長符号語をそれが表わすRL値に相当する定長でかつ
ビット並列の2進符号に変換する第1の変換部と、上記
2進符号をビット並列で順次記憶するバッファメモリと
、上記バッファメモリから上記2進符号を順次取出して
逆計数しその長さが上記RL値に等しいデータのランに
変換する第2の変換部とから構成し、上記2つの変換部
を並行して動作させる様に制御することにより、復号化
処理の高速化が容易であり、また動作制御が簡単番こな
るRL復号化装置を提供することを目的としている。The present invention was made in order to eliminate the drawbacks of the conventional ones as described above. a first conversion unit that converts into parallel binary codes; a buffer memory that sequentially stores the binary codes in parallel bits; and a buffer memory that sequentially extracts the binary codes from the buffer memory and performs inverse counting to determine the length of the binary codes as described above. and a second conversion unit that converts data into a run equal to the RL value, and by controlling the two conversion units to operate in parallel, it is easy to speed up the decoding process. It is an object of the present invention to provide an RL decoding device whose operation can be easily controlled.
以下、この発明の一実施例を図について説明する。An embodiment of the present invention will be described below with reference to the drawings.
第2図はこの発明の一実施例によるRL復号化装置の一
例を示すブロック図で、図において、田は各非定長符号
語(a)をそれが表わすランレングス値に相当する定長
2進符号(C)に変換する第1の変換部で、(12は定
長化変換部、αJは符秀変換部、1211は上記ランレ
ングス符号(C)をビット並列に順次記憶スる並列符号
バッファ、αΦはこの並列符号バッファ(21)から上
記定長2進符疑i順次とり出して逆計数し該符号をその
個数が上記ランレングス値に等しい同一のデータのラン
に変換する第2の変換部としてのRL逆計数部である。FIG. 2 is a block diagram showing an example of an RL decoding device according to an embodiment of the present invention. In the first conversion unit that converts the run-length code (C) into a base code (C), (12 is a constant length conversion unit, αJ is a code conversion unit, and 1211 is a parallel code that sequentially stores the run-length code (C) in bit parallel. The buffer αΦ is a second buffer which sequentially extracts the constant length binary codes from the parallel code buffer (21), performs inverse counting, and converts the codes into runs of the same data whose number is equal to the run length value. This is an RL inverse counting section as a converting section.
(121乃至041の各ブロックの基本的な機能は第1
図の場合と同様であるが、第1図における入力符号バッ
ファ011及び出力データバッファ(I51が無くなり
、代りに並列符号バッファ3υが符号変換部αJとKL
逆計数部αのの中間に置かれている。また図示はしてい
ないが、本装置においては定長化変換部器と符号変換部
(13iおよびRL逆計数部G4が並行して動作するよ
う制御する制御部が備わっている。(The basic functions of each block from 121 to 041 are
Although it is similar to the case shown in the figure, the input code buffer 011 and output data buffer (I51 in FIG.
It is placed between the inverse counting section α. Although not shown in the drawings, this apparatus is provided with a control section that controls the length conversion section, code conversion section (13i, and RL inverse counting section G4) to operate in parallel.
第2図において、伝送路から相次いで入力される非足長
符号語(a)は、冗長化変換部(12+及び符号変換部
u印において第1図の場合と同様に順次RL値を表わす
2進符号(C)に変換される。但しここでは符号変換さ
れた2進符号(C)は必ずビット並列的に出力されて直
ちに並列符号バッファc!11に入力される。並列符号
バッファに)ではRL値を表わす2進符号(C)をビッ
ト並列的に記憶し、また入力順に従ってビット並列的に
出力する。RL逆計数部041では並列符号バッファc
2υから2進符号(C′)を順次読出してRL値を逆計
数し、データ列(d)を復元してこれを出力装置へ出力
する。In FIG. 2, the non-leg length codeword (a) that is input one after another from the transmission path is sequentially inputted into the redundancy converter (12+) and the code converter (marked by u) to sequentially represent the RL value 2 as in the case of FIG. It is converted into a binary code (C).However, here, the code-converted binary code (C) is always output bit-parallel and immediately input to the parallel code buffer c!11.In the parallel code buffer) The binary code (C) representing the RL value is stored bit-parallel, and is output bit-parallel according to the input order. In the RL inverse counting unit 041, a parallel code buffer c
The binary code (C') is sequentially read out from 2υ, the RL value is inversely counted, the data string (d) is restored, and this is output to the output device.
ここで並列符号バッファ(211を隔てた両側の部分は
それぞれ独立に並行して動作させることができる。即ち
、あるランについヱ非足長符号語(a)をRL値を表わ
す2進符号(C)に変換する処理と、それ以前のランに
つい−i:RL値を表わす2進符号(C)をRL値だけ
の数のデータのラン(d)に変換する処理とをパイプラ
イン的に並行して行わせることができる。このことは1
ラン当りの復号化処理に要する動作ステップ数が実行的
に減少してそれだけ復号化処理の高速化か可能になるこ
とを意味する。Here, the parts on both sides of the parallel code buffer (211) can be operated independently and in parallel. That is, for a certain run, the non-length code word (a) is converted into a binary code (C ) and the process of converting the binary code (C) representing the -i:RL value for the previous run into a run (d) of data as many as the RL value are executed in parallel in a pipeline manner. This can be done in 1.
This means that the number of operation steps required for decoding processing per run is practically reduced, and the decoding processing speed can be increased accordingly.
また並列符号バッファL2υ以後の処理であるKL逆計
数及びデータ再生のための所要動作ステップ数は、その
l走査線分の合計をとればl走査線内のデータ数に等し
く一定になる。これはRL復号化装置の動作制御を簡単
にし、かつ高速動作を可能にするために大きな意味をも
つ。Further, the number of operation steps required for KL inverse counting and data reproduction, which are the processes after parallel code buffer L2υ, becomes constant and equal to the number of data in l scanning lines, if the sum is taken for l scanning lines. This has great significance in simplifying the operation control of the RL decoding device and enabling high-speed operation.
もしRL逆計数及びデータ再生の最後の動作ステップと
、次のRL値を表わす2進符号を並列バッファQ11か
ら読出す動作ステップを同じ動作ステップで実行できる
ならば、1走査線分の復元データを1データ当りl動作
ステップで連続的に出力することが可能であり、RL値
を表わす2進符号を1走査線分の復元データに変換する
処理は常に同じ時間内に完了させることかできることに
なる。If the last operation step of RL inverse counting and data reproduction and the operation step of reading out the binary code representing the next RL value from the parallel buffer Q11 can be performed in the same operation step, one scanning line worth of restored data can be executed. It is possible to continuously output one operation step per data, and the process of converting the binary code representing the RL value into restored data for one scanning line can always be completed within the same amount of time. .
第3図は、上記の様な連続的変換の動作タイミングの一
例を示すタイミングチャートである。図中Aはクロック
パルスで1動作ステップに1クロツクの割合の連続的パ
ルスであり、これでKLの逆計数が行われるものとする
。Bは各ステ、ツブでの計数器の出力値を示し、特に計
数値が0となるステップに斜線を施し−(いる。ここで
図中カッコで示すように1ラインの最初と最後では計数
値か強制的に0に設定される。ものとする。そしヱ計数
値が0のときには、次のクロック、で並列符号バッファ
GllからRL値を表わす2進符号が読出されて計数器
にセットされ、計数値が0でないときには、次のクロッ
クで計数器のカウントダウンが行われる様にクロックパ
ルスへ)が論理回路で分離される。FIG. 3 is a timing chart showing an example of the operation timing of continuous conversion as described above. In the figure, A indicates a clock pulse, which is a continuous pulse at a rate of one clock per one operation step, and is used to perform inverse counting of KL. B shows the output value of the counter at each step and knob, and in particular, the steps where the count value is 0 are shaded.Here, as shown in parentheses in the figure, the count value at the beginning and end of one line When the count value is 0, the binary code representing the RL value is read out from the parallel code buffer Gll at the next clock and set in the counter. When the count value is not 0, the clock pulse (to a clock pulse) is separated by a logic circuit so that the next clock counts down the counter.
その様にして得られるバッファ読出しパルスがC)で、
RL逆計叡パルスが(D)であり、これにより同図(B
)のシiQな計数値出力が保証される。また、バッファ
読出しパルス(9は、各ランに1回ずつあるからこれで
70ツブ70ツブ等を動作させると、同図四)の様なう
7のデータ値が得られる。このデータ値(E)も1走査
線の最初で所定値にセットされている必要がある。デー
タ値(Elを、クロックパルス(〜と同じ周波畝で位相
が異なる標本化パルス())で標本化しで出力すること
により連続的な復元データp)が得られる。この復元デ
ータ0がファクシミリデータであれば、各小矩形は画素
に対応し、特に斜線を施した画素が黒画素を表わすこと
になる。The buffer read pulse obtained in this way is C),
The RL countermeasure pulse is (D), which results in the same figure (B
) is guaranteed. Further, since the buffer read pulse (9) is provided once in each run, when a 70 pulse, etc. is operated with this, a data value of 7 as shown in FIG. 4 is obtained. This data value (E) must also be set to a predetermined value at the beginning of one scanning line. Continuous restored data p) is obtained by sampling and outputting the data value (El) with a clock pulse (sampling pulse ( ) having the same frequency ridge and different phase as ~). If this restored data 0 is facsimile data, each small rectangle corresponds to a pixel, and in particular, the diagonally shaded pixels represent black pixels.
RL逆計数及びデータ再生の処理は、この様に。The process of RL inverse counting and data reproduction is as follows.
1データ当り1動作ステップで連続的に実行することが
できるが、一方定長化変換及び符号変換の処理化型する
動作ステップ数は、平均的にみればRL逆計数のステッ
プ数よりも小さくなる。この理由は、非定長符号語を定
長2進符号に変換するために本質的に必要なのは非足長
符号語の語長だけの動作ステップであり、データ圧縮に
より、その叡は符号化されていないデータの数の数分の
1から士数分の1にまで削減されているがらである。It can be executed continuously with one operation step per data, but on the other hand, the number of operation steps for constant length conversion and code conversion is smaller than the number of steps for RL inverse counting on average. . The reason for this is that converting a non-fixed length codeword into a fixed-length binary code essentially requires an operation step equal to the word length of the non-fixed codeword, and data compression allows this to be encoded. This has been reduced from a fraction of the number of unused data to a fraction of the number of data.
定長化変換や符号変換の具体的方法によっては動作スi
・ツブ数が符号語長より大きくなることもあり得るが、
データ数より大きくなることは通常有り得ないことであ
る。従って非定長符号語をRL値を表わす2進符号に変
換する処理をRL逆計数よりも低速の動作ステップで実
行しでも復号化装置全体としての処理速度を下げること
はない。また足長化変換や符号変換の処理はILL逆計
数やデータ再生の処理と比較すればやや複雑であるのが
普通であり、これをより低速に実行することはRL復号
化装置の動作の信頼性向上をもたらす。逆に言えは、こ
の□処理を高速に実行できるならは、KL逆計数等の処
理はより高速に実行することが可能で、RL復号化装置
全体の処理を更に高速化できることになる。Depending on the specific method of length conversion or code conversion, the operation speed may vary.
・Although it is possible that the number of tubes is larger than the codeword length,
It is normally impossible for the number to be larger than the number of data. Therefore, even if the process of converting a non-fixed length code word into a binary code representing an RL value is performed in an operation step slower than RL inverse counting, the overall processing speed of the decoding apparatus will not be reduced. Furthermore, the processing of leg lengthening conversion and code conversion is usually a little more complicated than the processing of ILL inverse counting and data reproduction, and executing this at a slower speed is important for ensuring the reliability of the operation of the RL decoding device. It brings about sexual improvement. Conversely, if this □ processing can be executed at high speed, processing such as KL inverse counting can be executed at higher speed, and the overall processing speed of the RL decoding device can be further increased.
第2図の様なRL復号化装置め構成のいま一つの特長と
して、バッファ制御が簡単であることが挙げられる。バ
ッファメモリとしては、R,L値ヲ表わす定長2進符号
を記憶する並列符号バッフアシυのみであるから、従来
の装置構成における様に2つのバッファでのオーバー7
0つ及びアンダーフロラの危険性を勘案する必要がなく
、バッファ(211内の記憶符号量のみを監視しておけ
ばよい。Another feature of the configuration of the RL decoding device as shown in FIG. 2 is that buffer control is simple. Since the only buffer memory is a parallel code buffer υ that stores fixed-length binary codes representing R and L values, over 7
There is no need to take into account the risks of 0 bits and underflora, and it is only necessary to monitor the amount of stored codes in the buffer (211).
入力側の伝送路の情報速度と出力側の出力装置の情報速
度との間で均衡がとれているなら、足長化変換及び符号
変換の処理と、RL逆計数及びデータ再生の処理がそれ
ぞれ十分に高速でありさえすればバッファ制御は容易で
ある。また伝送路側が速すぎる場合は並列符号バッファ
Q旧ことんどん並列の2進符号が蓄積されることになり
オーバーフローを避けるためには;イツファ(2Dの記
憶容量を大きくしておかねばならないが、従来の様に復
元データを記憶することに比べれば記憶容量はずっと小
さくて済み、それだけ経済的である。逆に出力装置側が
速過ぎると、並列符号バッファ(社)がアンダーフロラ
して正しい出力が得られなくな°るのテ、バッファI2
1)に十分な量の2進符号があることを確認しながら出
力装置に間欠的な動作をさせる様に制御しなければなら
ないが、この事情は、従来のRL復号化装置と変わらな
い。しかし、バッファ(211の記憶容量をある程度大
きくしておいて、RLを表わす2進符号を常に余裕をも
って蓄積する様に制御すれば、データ圧縮によって起こ
る入力情報速度の変動を吸収して、出力装置に間欠動作
を可能ならしめる機構を必要としない様にすることも可
能である。特に画像一枚分のRL値を表わす2進符号を
記憶できる容量をバッファ(21)に持たせれば、出力
装置の画像記録走査を連続的に行なわせ、RL逆計数と
データ再生の処理をこれに同期して高速に行わせること
により、画像記録装置の上限速度までデータ再生動作を
高速化することができ、RL復号化装置全体として極め
て高速の処理が実現できることになる。If the information speed of the transmission path on the input side and the information speed of the output device on the output side are balanced, the processing of leg lengthening conversion and code conversion, and the processing of RL inverse counting and data reproduction are sufficient. Buffer control is easy as long as it is fast. In addition, if the transmission line side is too fast, parallel binary codes will be stored in the parallel code buffer Q.To avoid overflow, it is necessary to increase the storage capacity of the 2D Compared to storing restored data in the conventional way, the storage capacity is much smaller and it is that much more economical.On the other hand, if the output device side is too fast, the parallel code buffer will underflow and the correct output will not be possible. Buffer I2 will no longer be available.
1) The output device must be controlled to operate intermittently while confirming that there is a sufficient amount of binary codes, but this situation is no different from the conventional RL decoding device. However, if the storage capacity of the buffer (211) is increased to a certain extent and controlled so that the binary code representing RL is always stored with a margin, fluctuations in the input information speed caused by data compression can be absorbed, and the output device It is also possible to eliminate the need for a mechanism that enables intermittent operation.In particular, if the buffer (21) has a capacity to store a binary code representing the RL value for one image, the output device By performing image recording scanning continuously and performing RL inverse counting and data reproducing processing at high speed in synchronization with this, data reproducing operation can be sped up to the upper limit speed of the image recording device. This means that the entire RL decoding device can achieve extremely high-speed processing.
ところで、第2図において、伝送路から入力される非足
長符号語(りが定長化変換部σ2において足長の中間的
な2進符号(b)、即ち直接的にRL値を表わす2進符
号ではないが、これと1対lに対応づけられるものに変
換され、この中間符号0が既にビット並列であって、符
号変換部a3ではビット並列的な変換によってRL値を
表わす2進符号(b)が得られる様な場合には、並列符
号バッファ(21)にこの中間符号(b)を順次記憶し
、符号変換を並列符号バッファ(21)から読出した直
後に行なう様にしても、これまで説明した事情は殆ど変
わらず、ILL復号化装置の動作制御の簡単化や処理の
高速化が可能である。By the way, in FIG. 2, the non-leg length code word inputted from the transmission line is converted into a binary code (b) with an intermediate leg length in the constant length conversion unit σ2, that is, 2 which directly represents the RL value. Although it is not a binary code, it is converted into a code that has a one-to-l correspondence with this code, and this intermediate code 0 is already bit-parallel, and the code converter a3 converts it into a binary code representing the RL value by bit-parallel conversion. (b) can be obtained, even if the intermediate code (b) is sequentially stored in the parallel code buffer (21) and code conversion is performed immediately after reading out from the parallel code buffer (21), The circumstances described so far remain almost unchanged, and it is possible to simplify the operation control of the ILL decoding device and speed up the processing.
第4図はこの発明によるRL復号化装置を上記の様に構
成する例を示すブロック図で、この実施例では足長化変
換部@が上記第1の変換部に、符号変換部a3およびR
L逆計数部aのが上記第2の変換部t4Gに相当する。FIG. 4 is a block diagram showing an example of configuring the RL decoding device according to the present invention as described above. In this embodiment, the leg lengthening conversion section @ is connected to the first conversion section, and the code conversion section a3 and R
The L inverse counting section a corresponds to the second converting section t4G.
そして並列符号バッファQυが定長化変換部りと符号変
換部(13との中間に置かれている。A parallel code buffer Qυ is placed between the constant length converter and the code converter (13).
並列符号)くツファQ旧こはRL値を表わす2進符号の
代りにそれと同値な中間符号(b)が記憶されるが、こ
の場合番ζも復元データを記憶することに比ベればバッ
ファ121)の容量は小さくなることに変りはない。ま
た符号変換部α3でのビット並列的な符号変換は1動作
ステップで行なわれ、この動作ステップを並列符号バッ
ファ(21)からの中間符号(C)読出しと同じ動作ス
テップ内で実行すれは、第3図のタイミングチャートと
同様に復元データを連続的に出力することが可能である
。In this case, instead of the binary code representing the RL value, an intermediate code (b) equivalent to it is stored, but in this case the number ζ also requires a buffer compared to storing the restored data. 121) will still be smaller. Further, bit-parallel code conversion in the code conversion unit α3 is performed in one operation step, and if this operation step is executed within the same operation step as reading the intermediate code (C) from the parallel code buffer (21), Similarly to the timing chart in FIG. 3, restored data can be output continuously.
以上の様にこの発明によるRL5号化装置の構成は、従
来の構成に比して動作制御が簡単で復号化処理の高速化
にも適しており、装置価格の点からも優位なものとなっ
ている。As described above, the configuration of the RL5 encoding device according to the present invention has simpler operation control and is suitable for speeding up decoding processing compared to the conventional configuration, and is also advantageous in terms of device cost. ing.
以下、この発明によるRL復号化装置の2.3の具体例
を図によって説明する。Hereinafter, a specific example of 2.3 of the RL decoding device according to the present invention will be explained with reference to the drawings.
第5図は、定長化変換部aり及び符号変換部化の一実施
例を示す回路図で、これはファクシミリデータの国際標
準的符号化方式として知られるモディファイド・ハフマ
ン符号(以下MH符号と略記する)の様な性質をもつ符
号に対して適用できる。FIG. 5 is a circuit diagram showing an embodiment of a fixed length conversion section a and a code conversion section. It can be applied to codes with properties such as (abbreviated).
図中、(511はシフトレジスタ、■はカウンタ、關は
ROMである。In the figure, (511 is a shift register, ■ is a counter, and the link is a ROM.
MH符号での非足長符号語には、符号語長が8より大き
いとき下位8ビツト以外の上位ビットは全て10′であ
るという性質がある。第5図の回路はその性質を利用し
て足長化変換を行い、下位8ビツトの符号主要部(符号
語長が8未満であれは上位に10#を付加して8ビツト
としたもの)を表わす2進符号IC,と符号語長を表わ
す上位4ビツトの2進符号lC2とによって12ビット
並列の中間符号1Gへ変換し、これを更に符号変換して
RL値を表わす2進符号RLを得るものである。The non-leg length codeword in the MH code has the property that when the codeword length is greater than 8, all upper bits other than the lower 8 bits are 10'. The circuit in Figure 5 uses this property to lengthen the length of the code, and converts the main part of the code into the lower 8 bits (if the codeword length is less than 8, 10# is added to the upper part to make it 8 bits). is converted into a 12-bit parallel intermediate code 1G using a binary code IC representing the code word length, and a binary code 1C2 of the upper 4 bits representing the code word length, and this is further code converted to obtain a binary code RL representing the RL value. It's something you get.
非定長符号語SCの入力に先立ちまずリセットパルスt
tpによりシフトレジスタ611及びカウンタωがリセ
ットされてそれぞれの出力が全て10#となる。この後
、クロックパルスCPがシフトレジスタ(511及びカ
ウンタ(521のクロック入力端子GKに次々と印加さ
れ、これに同期して非足長符号語SCの各ビットが上位
から下位へ順番にシフトレジスタ(511の直列入力端
子SIに入力される。これによりシフトレジスタ6υの
出力端子Q。乃至q7には符号語が次第にせり上がる様
にして現われ、これがROM[株]の入力14乃至II
+ となる。またカウンタ霞は符号ビットSCの入力
毎に1回ずつカウントアツプされその計数出力ら乃至偽
がROJ53の入力Io乃至■あとなる。非定長符号語
の符号語長が8ビツトより大きい場合は、最初の1にシ
フトレジスタ6旧こ入力された符号ビットはシフトされ
て消失してしまうが、そのビットの値は′0#であるか
ら符号主要部IC,には影響ない。ROM(−,31に
は12ビツトのアドレス入力I0乃至■II に対す
る符号変換表が記憶されていて、入力が正しい、即ち起
こり得る符号主要部IC,と符号語長IC1の組み合わ
せになったときにのみ、出力端子0゜が]“となって符
号変換終了信号ECを出力し、その他の場合は出力端子
0゜はsQ、となる。また符号変換終了時には端子0.
乃至O,にRL値を表わす2進符号RLが出力され、こ
れが並列符号バッファ+211に書込まれる。Prior to inputting the non-fixed length code word SC, a reset pulse t is first applied.
The shift register 611 and counter ω are reset by tp, and their respective outputs all become 10#. Thereafter, clock pulses CP are applied to the clock input terminals GK of the shift register (511 and counter 521) one after another, and in synchronization with this, each bit of the non-length code word SC is sequentially applied to the shift register (511) and the counter (521) from the upper to the lower. 511. As a result, the code word appears at the output terminals Q to q7 of the shift register 6υ in a manner that gradually rises, and this is input to the input terminals 14 to II of the ROM [share].
+. Further, the counter KASUMI is counted up once for each input of the sign bit SC, and the count output to false becomes after the inputs Io to ■ of the ROJ53. If the code word length of the non-fixed length code word is greater than 8 bits, the first code bit input to the shift register 6 will be shifted and lost, but the value of that bit will be '0#'. Because there is, it does not affect the main part of the code, the IC. A code conversion table for 12-bit address inputs I0 to ■II is stored in ROM (-, 31), and when the input is correct, that is, a possible combination of code main part IC and code word length IC1, Only when the code conversion is completed, the output terminal 0° becomes ]" and the code conversion end signal EC is output. In other cases, the output terminal 0° becomes sQ. Also, when the code conversion is completed, the output terminal 0.
A binary code RL representing the RL value is output from O to O, and is written to the parallel code buffer +211.
この実施例ではシフトレジスタ(51)及びカウンター
のそれぞれの出力■c、 、 Ictがビット並列であ
るから、その組み合わせを中間符号ICとして、%4図
の様なRL復号化装置の構成が可能である。In this embodiment, the outputs c, , and Ict of the shift register (51) and counter are bit parallel, so by using the combination as an intermediate code IC, it is possible to configure an RL decoding device as shown in Figure %4. be.
その場合には、ROM(至)の出力は出力端子O0の1
ビツトだけでよく、並列符号バッフアシ旧こは中間符号
が書込まれる。しかし並列符号バッファ■υの直後に、
読出した12ビツトの中間符号を入力とし、RL値を表
わす2進符号8ビットを出力する様な符号変換部化とし
てのROMが必要となる。In that case, the output of ROM (to) is 1 of output terminal O0.
Only bits are required, and the intermediate code is written to the parallel code buffer. However, immediately after the parallel code buffer ■υ,
A ROM is required as a code converter that inputs the read 12-bit intermediate code and outputs an 8-bit binary code representing the RL value.
第6図は、足長化変換部uz及び符号変換部(13の他
の一実施例を示す回路図で、図中aillはシフトレジ
スタ、(GシはROMである。FIG. 6 is a circuit diagram showing another embodiment of the leg lengthening conversion unit uz and code conversion unit (13), in which aill is a shift register and (G is a ROM).
一般の非定長符号化方式においでは、各非足長符号語の
上位に10#の符号ビットを適当に付加して単純に定長
化すると元来具なる非足長符号語が同じ足長符号に変換
されて、符号の一意復号可能性が失われてしまう恐れが
ある。しかし、各非定長符号語の最上位の桁のすぐ上に
符号ビット′1#を付加し、更にその上位に%QIの符
号ビットを適当に付加して足長化すれば、符号の一意復
号可能性は保存される。第6図の回路は、この性質を利
用して足長化変換を行なって、足長でかつ並列の中間符
号ICを得、更にこれにビット並列的符号変換を施して
KL値を表わす2進符号KLとするものである。In the general non-constant length encoding method, if you simply add 10# code bits to the upper part of each non-length codeword to make it constant length, the original non-length codewords will have the same length. There is a risk that the unique decodability of the code will be lost. However, if a code bit '1# is added immediately above the most significant digit of each non-fixed-length code word, and a code bit of %QI is added appropriately to the upper part to make the length longer, the code becomes unique. Decodability is preserved. The circuit shown in Fig. 6 utilizes this property to perform leg-lengthening conversion to obtain a long-legged and parallel intermediate code IC, which is then subjected to bit-parallel code conversion to create a binary representation of the KL value. It is designated by the symbol KL.
非定長符号語SCの入力に先立ちセットパルスSPによ
りシフトレジスタ(611に特定の2進符号がセットさ
れる。この2進符号は最ド位ビットのみが1〃で他のビ
ットは全てORであり、これがシフトレジスタttil
)の出力端子も乃至Q1g に現われる。Prior to inputting the non-fixed length code word SC, a specific binary code is set in the shift register (611) by a set pulse SP. Only the highest bit of this binary code is 1 and all other bits are OR. Yes, this is the shift register ttil
) also appears at Q1g.
この後クロックパルスCPか次々とシフトレジスタfi
il)のクロック入力端子GKに印加され、これに同期
して非定長符号語SCの符号ビットが上位から下位へ順
次入力されζ、シフトレジスタff1llの直列入力端
子SIへ印加される。これによりシフトレジスタ(61
)の出゛力地子Qo−Q+−には符号語が次第にせり上
がる様にして現われるが、その上位には先1こセットさ
れた特定の2進符号か付加され(おり、最上位の10#
からI瞳にシフトされ消失されてゆく。この様にして最
大13までの符号@長の符号語か14ビツトの定長符号
iICに変換される。After this, clock pulse CP or shift register fi one after another
il), and in synchronization with this, the code bits of the non-fixed length code word SC are sequentially input from high order to low order ζ, and are applied to the serial input terminal SI of shift register ff1ll. This allows the shift register (61
), the code word appears in the output terminal Qo-Q+- in a manner that gradually rises, but a specific binary code that is set to 1 is added to the upper part (and the highest 10 #
It shifts from the I pupil to the I pupil and disappears. In this way, up to 13 code@length code words are converted into a 14-bit fixed length code iIC.
シフトレジスタ仙の出力端子も乃至(2,3はROM霞
の7°ドレス入力端子1o乃至”ta に接続されてお
り、出力の14ビツトが正しい、即ち起こり得る足長符
号語となった時にはEl、OM霞の出力端子O0かl′
となって符号変換の終了を示し、RL値を表わす2進符
号KLか出力端子Ol乃至O,から出力され、それ以外
の時には出力端子O8は′0#となっている。そして符
号変換終了の際には、RL値を表わす2進符号が並列符
号バッファ(2)に書込まれ、シフトレジスタ(61)
に再び特定の2進符号がセットされて、次の非定長符号
の入力に備える。The output terminals of the shift register Sen are also connected to the 7° dress input terminals 1o to "ta" of the ROM Kasumi, and when the output 14 bits are correct, that is, a possible leg length code word, El , OM Kasumi's output terminal O0 or l'
This indicates the end of the code conversion, and the binary code KL representing the RL value is output from the output terminals Ol to O. Otherwise, the output terminal O8 is '0#'. When the code conversion is completed, the binary code representing the RL value is written to the parallel code buffer (2) and transferred to the shift register (61).
The specific binary code is set again to prepare for the input of the next non-fixed length code.
この実施例の場合もシフトレジスタ(61)の出力14
ビツトの2進符号を中間符号ICとして、第5図で説明
したのと同様の方法により、ILL復号化装置を第4図
の様に構成することが可能である。In this embodiment as well, the output 14 of the shift register (61)
It is possible to configure the ILL decoding apparatus as shown in FIG. 4 by using the bit binary code as the intermediate code IC and using the same method as explained in FIG. 5.
ところで、これまでの実施例の説明ではいずれも符号変
換部αJにROMを用いた回路となっている。ROMは
被変換入力である並列の中間符号と変換出力であるRL
値を表わす2進符号との間を表形式で簡潔に関係づけら
れるので極めて便利である。しかし被変換入力と変換出
力との間に簡単な変換論理関係が存在するならば、RO
Mでなくても通常の論理素子を組み合わせて符号変換回
路を構成することも可能である。また符号化方式によっ
ては定長化変換の際に同時に容易に符号変換ができるた
め、ビット並列的な符号変換処理を行なう部分が全く必
要ないことも有り得る。そしてその場合は並列の中間符
号は存在しないため、本発明によるRL復号化装置の構
成としては第4図の様なものは有り得ず、第2図の様な
ものに限られる。By the way, in all the embodiments described so far, the code conversion unit αJ is a circuit using a ROM. ROM is a parallel intermediate code which is an input to be converted and RL which is a converted output.
This is extremely convenient because it allows a simple relationship between binary codes representing values in a tabular format. However, if a simple transformation logical relationship exists between the input to be transformed and the transformation output, then RO
It is also possible to configure a code conversion circuit by combining ordinary logic elements other than M. Further, depending on the encoding method, code conversion can be easily performed at the same time as constant length conversion, so there may be no need for a part that performs bit-parallel code conversion processing at all. In that case, since there is no parallel intermediate code, the configuration of the RL decoding apparatus according to the present invention cannot be as shown in FIG. 4, but is limited to the configuration as shown in FIG. 2.
第7図は上記の様な符号化方式の一例を示す図である。FIG. 7 is a diagram showing an example of the above-mentioned encoding method.
これはWy 1 e 符号やB2符号と同様の形式の非
定長符号を生成する方式であるが、RL値を表わす2進
符号の下位の有効桁の数値がそのまま符号語中に現われ
るのでより簡単な変換論理となる。例えばラン長22を
表わす2進符号は下位5桁のみが有効でそれより上位の
桁の数値はいずれも′θ1Lであり位取りを示している
に過ぎない。This is a method for generating non-fixed-length codes in the same format as Wy 1 e codes and B2 codes, but it is simpler because the lower significant digits of the binary code representing the RL value appear as they are in the code word. This is a conversion logic. For example, in a binary code representing a run length of 22, only the lower five digits are valid, and the higher digits are all 'θ1L, which merely indicates the scale.
そこで符号語としては6桁(この符号化方式例では有効
桁数を下位から2桁ずつ増加させているので有効桁5桁
と有効桁6桁は同じ扱いとなる。)の2進符号(010
110)の前に有効桁数を示す符号(110)が付加さ
れたものとなっている。この有効桁数を示す符号はまた
、有効桁数(6)の1/2より1つ少ない数の1νの後
に1つの10#を付けた形式のものになっている。この
場合にも、これまでの例で説明した様な定長化変換及び
符号変換の方法が適用できることは云うまでもないが、
非足長符号語自体に含まれる情報、即ち有効桁数及び有
効桁各位の値から後述の様な回路により定長化変換と符
号変換を同時に容易番こ行うことができ、かつその方が
装置価格的にも優れている。Therefore, the code word is a 6-digit binary code (010
110), a code (110) indicating the number of effective digits is added in front of the symbol (110). The code indicating the number of effective digits is also in the form of 1v, which is one less than 1/2 of the number of effective digits (6), followed by one 10#. It goes without saying that the length conversion and code conversion methods explained in the previous examples can also be applied in this case, but
Based on the information contained in the non-length code word itself, that is, the number of significant digits and the value of each significant digit, it is possible to easily perform length conversion and code conversion at the same time using a circuit such as the one described below, and it is easier for the device to do so. It is also excellent in terms of price.
第8図は、第7図で説明した符号化方式による非定長符
号語に対して定長化変換及び符号変換を同時に行なうこ
・とによりRL値を表わす2進符号へ変換する回路の一
実施例を示す回路図で、図において、 (1111はシ
フトレジスタ、幼はアップダウン計数の可能なカウンタ
、關はR8型のフリ・yプフロップ、(財)はT型のフ
リップフロップである。また(ハ)はNAND回路、(
イ)乃至(2)はAND回路セある。FIG. 8 shows a circuit for converting a non-fixed-length code word by the encoding method explained in FIG. 7 into a binary code representing an RL value by simultaneously performing fixed-length conversion and code conversion. This is a circuit diagram showing an embodiment. In the figure, (1111 is a shift register, 1111 is a counter capable of up/down counting, 1111 is an R8 type flip-flop, and 1111 is a T type flip-flop. (c) is a NAND circuit, (
A) to (2) are AND circuits.
第8図において、非定長符号語scの入力に先立ちまず
セットパルスSPが入力されて、シフトレジスタ(81
1の全てのビットがリセットされ、カウンタ@及びフリ
ップフロップ(圓がリセットされ、またフリップフロ、
ツブ峙はセットされる。これに続いてクロックパルスC
Pと同期して符号ビットSCが次々に入力される。非足
長符号語scの中でRL値の有効桁数を示す符号ビット
のうち11′が入力されている間はフリップフロップ(
日の出力Qが1171で出力Qは′″0“であるから、
クロックパルスCPはAND回路(861のみを通過し
てカウンターの入力端子CUに印加され、カウンタ(8
21をカウントアツプする。このカウントアツプは、R
L値の有効桁数を示す符号ビットの最後の10#の入力
まで続けられ、その部分の符号ビット数まで計数値が上
昇する。符号ビット10“の入力直後に、フリップフロ
ップ■の入力端子Rに接続されたNAND回路製の出力
が%ljとなって7リツプフロツプ關がリセットされ、
以後セットパルス5pが入力されるまで自己保持的にリ
セット状態となるため、カウントアツプは停止する。逆
にフリップ70ツブ關の出力qが′″l#となってAN
D回路婦を通過したクロックパルスCPが、シフトレジ
スタ侶υのクロック入力端子CKおよびフリップ70ツ
ブ(8Φのトリガ入力端子Tに印加される。これによっ
てシフトレジスタ[F]υには直列入力端子51から符
号ビットが入力される様になり、出力端子も乃至Quに
RL値を示す2進符号RLが次第にせり上がる様にして
現われてくる。一方フリップフロップ(圓に達したクロ
ックパルスCPは1/2に分周されてカウンタ曽の入力
端子CDに印加され、2クロツクに1回の割合でカウン
タ@をカウントダウンする。そしてカウンタ■の計数値
が0までカウントダウンされ、ゼロ出力Zが%1#とな
りこれがAND回路弼を経てζ号、変換終了信号ECと
して出力されるまでに、最初にカウントアツプした計数
値の2倍の数のクロックパルスがシフトレジスタ18I
)に入力されており、変換終了時点ではRL値を示す2
進符号RLがシフトレジスタ侶υの゛出力端子1乃至q
、に現われていることになる。そしてこの2進符号が並
列符号バッフアシDに書込まれる。In FIG. 8, a set pulse SP is first inputted to the shift register (81
All bits of 1 are reset, counter @ and flip-flop (circle) are reset, and flip-flop,
Tsubutoshi is set. This is followed by clock pulse C
Code bits SC are input one after another in synchronization with P. The flip-flop (
Since the output Q of the day is 1171 and the output Q is ``0'',
The clock pulse CP passes only through the AND circuit (861) and is applied to the input terminal CU of the counter (861).
Count up 21. This count up is R
This continues until the last 10# of code bits indicating the number of significant digits of the L value is input, and the count value increases up to the number of code bits in that part. Immediately after inputting the sign bit 10, the output of the NAND circuit connected to the input terminal R of the flip-flop becomes %lj, and the 7 flip-flop is reset.
Thereafter, until the set pulse 5p is input, the reset state is maintained in a self-maintaining manner, so that the count-up is stopped. On the other hand, the output q of the flip 70 knob becomes '''l#, and AN
The clock pulse CP that has passed through the D circuit is applied to the clock input terminal CK of the shift register υ and the trigger input terminal T of the flip 70 (8Φ). The sign bit starts to be input from , and the binary code RL indicating the RL value gradually rises and appears at the output terminal or Qu.On the other hand, the clock pulse CP that has reached the circle of the flip-flop The frequency is divided by 2 and applied to the input terminal CD of the counter Z, and the counter @ is counted down once every two clocks.Then, the count value of the counter ■ is counted down to 0, and the zero output Z becomes %1#. By the time this signal passes through the AND circuit 2 and is output as the ζ signal and the conversion end signal EC, twice the number of clock pulses as the count value counted up at the beginning has been passed through the shift register 18I.
), and at the end of the conversion, the RL value is 2.
The base code RL is the output terminals 1 to q of the shift register υ.
, it appears in . This binary code is then written into the parallel code buffer D.
この例の変換回路においても、非定長符号語を定長のR
L値を表わす2進符号に変換するのに必要な動作ステッ
プ数は本質的には非定長符号語の断長数と同じである。In the conversion circuit of this example as well, a non-fixed length code word is converted into a fixed length R
The number of operational steps required to convert into a binary code representing the L value is essentially the same as the number of truncated lengths of the non-finite length code word.
以上いくつかの具体例によりこの発明によるKL復号化
装置の構成を説明してきたが、足長化変換や符号変換は
これらの例の場合に限られるものではなく、復号化処理
の中間過程で、RL値を表わす定長の2進符号がビット
並列で得られる様なRL符号化方式であれば必ずこの発
明によるRL復号化装置の構成が適用でき、それぞれの
符号化方式に適した定長化変換や符号変換の方法を見出
すことが可能である。Although the configuration of the KL decoding device according to the present invention has been explained above using several specific examples, leg lengthening conversion and code conversion are not limited to these examples. The configuration of the RL decoding device according to the present invention can be applied to any RL encoding method in which a fixed-length binary code representing an RL value is obtained in parallel bits, and fixed-length encoding suitable for each encoding method can be applied. It is possible to find methods for conversion and transcoding.
なお、これまでの説明においては白黒2値のファクシミ
リデータのRL符号化の場合を具体例として用いてきた
が、RL符号化が適用できるデータ、例えば中間調画像
やカラー画像などの画像データ、また膏声データや数値
データなどでもILL符号化された部分については、こ
の発明にょる艮り復号化装置の構成が適用できることは
勿論である。但し、2値のファクシミリデータの様にR
L符号語の列だけから各ランのデータ値を識別すること
はできないので、RL値の復号化のみでなくデータ値の
復号化も含めて、これまでの説明で述べてきた様な連続
的なデータの再生や、並列符号バッファの効率的な利用
ができるかどうかを考慮しなければならない。そしてそ
れが可能な場合に限って、この発明によるRL復号化装
置の構成法が大きな意味を持つわけである。In the explanation so far, the case of RL encoding of black and white binary facsimile data has been used as a specific example, but data to which RL encoding can be applied, such as image data such as halftone images and color images, Of course, the configuration of the disguise decoding device according to the present invention can be applied to ILL encoded portions of voice data, numerical data, etc. However, like binary facsimile data, R
Since it is not possible to identify the data value of each run only from the sequence of L codewords, it is not possible to identify the data value of each run only from the sequence of L codewords, so it is necessary to perform continuous Consideration must be given to whether data can be regenerated and whether parallel code buffers can be used efficiently. Only when this is possible, the method of configuring the RL decoding device according to the present invention has great significance.
以上の様に、この発明によれば、RL復号化装置を、入
力の各非定長符号語を、それが表わす艮り値に和尚する
定長でかつビット並列の2進符号に変換する第1の変換
部と、上記2進符号をビット並列で順次に記憶するバッ
ファメモリと、上記バッファメモリから上記2進符号を
順次取出して逆計数しその個数が上記RL値に等しいデ
ータのランに変換する第2の変換部とから構成し、上記
2つの変換部を並行して動°作させる様にしたので復号
化処理の高速化に適し、動作制御が簡単でかつ装置価格
的にも経済的となる可能性をもつ実用上有用なRL復号
化装置を実現することができる。As described above, according to the present invention, the RL decoding device converts each input non-fixed length code word into a constant length bit-parallel binary code that converts each input non-fixed length code word into the value it represents. 1 conversion unit, a buffer memory for sequentially storing the binary codes in bit parallel, and sequentially extracting the binary codes from the buffer memory, inversely counting them, and converting them into a run of data whose number is equal to the RL value. Since the above two converters are operated in parallel, it is suitable for speeding up the decoding process, operation control is simple, and the device is economical in terms of price. It is possible to realize a practically useful RL decoding device that has the possibility of
第1図は従来のRL復号化装置の構成を示すブロック図
、第2図はこの発明によるRL復号化装置の一実施例に
よる構成を示すブロック図、第3図はこの発明によるR
L復号化装置の連続的逆計数及びデータ再生処理の動作
タイミングの一例を示すタイミングチャート図、第4図
はこの発明によるRL復号化装置の他の実施例による構
成を示すブロック図、第5図乃至第8図はこの発明によ
るRL復号化装置の定長化変換部及び符号変換部の具体
例を示す図で、第5図はその一実施例を示す回路図、第
6図は他の一実施例を示す回路図、第7図は簡単な符号
変換論理をもつ符号化方式の一例の説明図、第8図はそ
の符号化方式に対する足長化及び符号変換のための回路
の一例を示す回路図である。
田・・・第1の変換部、α2・・・足長化変換部、o3
・・・符号変換部、+41・・・第2の変換部、αQ・
・・RL逆計数部、(21)・・・並列符号バッファ。
なお、図中同一符号は同−又は和尚部分を示す。
代 理 人 葛 野 信 −T、1図
第2図
第4図
第5図
第6図FIG. 1 is a block diagram showing the configuration of a conventional RL decoding device, FIG. 2 is a block diagram showing the configuration of an embodiment of the RL decoding device according to the present invention, and FIG. 3 is a block diagram showing the configuration of an RL decoding device according to the present invention.
FIG. 4 is a timing chart diagram showing an example of the operation timing of continuous inverse counting and data reproduction processing of the L decoding device; FIG. 4 is a block diagram showing the configuration of another embodiment of the RL decoding device according to the present invention; FIG. FIGS. 8 to 8 are diagrams showing specific examples of the constant length converting section and the code converting section of the RL decoding device according to the present invention, FIG. 5 is a circuit diagram showing one embodiment, and FIG. 6 is a circuit diagram showing another embodiment. A circuit diagram showing an embodiment, FIG. 7 is an explanatory diagram of an example of an encoding system with simple code conversion logic, and FIG. 8 is an example of a circuit for leg lengthening and code conversion for the encoding system. It is a circuit diagram. Ta...first conversion section, α2...leg lengthening conversion section, o3
...Sign conversion unit, +41...Second conversion unit, αQ・
...RL inverse counter, (21)...Parallel code buffer. Note that the same reference numerals in the figures indicate the same or similar parts. Agent Shin Kuzuno-T, Figure 1, Figure 2, Figure 4, Figure 5, Figure 6
Claims (1)
表わす数値であるランレングスの同じデータ値をもつデ
ータの連なりを復元し出力するランレングス復号化装置
Iこおいて、各非定長符号語をそれが表わすランレング
ス値に相当する定長2進符号に変換する第iの変換部と
、上記定長2進符号をビット並列で順次記憶するバッフ
ァメモリと、該バッファメモリから上記定長2進符号を
順次取出して逆計数し核定長2進符号をその個数が上記
ランレングス値に等しい同一のデータの連なりに変換す
る第2の変換部と、上記第1.第2の変換部を並行して
動作させる制御部とを備えたことを特徴とするランレン
グス復号化装置。α) A run-length decoding device I that sequentially decodes an input non-fixed length code string to restore and output a series of data having the same data value of the run length, which is a numerical value represented by each code word. an i-th conversion unit that converts a non-fixed-length code word into a fixed-length binary code corresponding to a run-length value represented by the non-fixed-length code word; a buffer memory that sequentially stores the fixed-length binary code in bit parallel; and the buffer memory a second converting unit that sequentially extracts the constant length binary codes from the first . A run-length decoding device comprising: a control unit that operates a second conversion unit in parallel.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11505382A JPS595779A (en) | 1982-06-30 | 1982-06-30 | Run-length decoding device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11505382A JPS595779A (en) | 1982-06-30 | 1982-06-30 | Run-length decoding device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS595779A true JPS595779A (en) | 1984-01-12 |
Family
ID=14653007
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11505382A Pending JPS595779A (en) | 1982-06-30 | 1982-06-30 | Run-length decoding device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS595779A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04113023U (en) * | 1991-03-15 | 1992-10-01 | 日本電装株式会社 | Flange structure of vehicle fuel sender |
JPH0684565A (en) * | 1992-07-13 | 1994-03-25 | Yazaki Corp | Connector seal structure and manufacture thereof |
EP0753829A2 (en) * | 1995-07-11 | 1997-01-15 | Xerox Corporation | High-speed encoder |
-
1982
- 1982-06-30 JP JP11505382A patent/JPS595779A/en active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04113023U (en) * | 1991-03-15 | 1992-10-01 | 日本電装株式会社 | Flange structure of vehicle fuel sender |
JPH0684565A (en) * | 1992-07-13 | 1994-03-25 | Yazaki Corp | Connector seal structure and manufacture thereof |
EP0753829A2 (en) * | 1995-07-11 | 1997-01-15 | Xerox Corporation | High-speed encoder |
EP0753829A3 (en) * | 1995-07-11 | 1997-10-01 | Xerox Corp | High-speed encoder |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4360840A (en) | Real time data compression/decompression scheme for facsimile transmission system | |
JP3231855B2 (en) | Data format conversion apparatus and method | |
JPS62283778A (en) | Binary data expansion processor | |
KR870008446A (en) | Binary data compression and extension processing unit | |
JPH0821863B2 (en) | Data processing method | |
JPS595779A (en) | Run-length decoding device | |
JPH05227440A (en) | Device and method of coding data | |
JP3863652B2 (en) | Variable length code alignment device | |
JPS595780A (en) | Run-length encoding device | |
JPS60194671A (en) | Run length encoding device | |
JPS60251763A (en) | Magnifying and reducing circuit of facsimile information | |
JP3094285B2 (en) | Apparatus and method for generating recovered clock based on coding rate | |
JP2685283B2 (en) | Communication method, parallel variable-length coding circuit, and parallel variable-length decoding circuit | |
JP3054787B2 (en) | Variable length code decoding device | |
JP3108243B2 (en) | Encoding and decoding device | |
JPS6342472B2 (en) | ||
JPS60253372A (en) | Picture signal coding system | |
JPH0270128A (en) | Transmitter for variable length encoding signal | |
JPH01302917A (en) | Data compression system | |
JPH0763151B2 (en) | Variable length code decoding circuit | |
JPS6043716B2 (en) | Orthogonal transform encoding circuit | |
JPH06152988A (en) | Decoder for variable length encoding | |
JPS6098768A (en) | Decoding method of run length code | |
JPH0152955B2 (en) | ||
JPS59156073A (en) | Data decoding device |