JPH0258927A - 逐次復号器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 組織符号を用い、パンクチャド方式により高符号化率と
した受信信号の誤り訂正復号を行う逐次復号器に関し、 高符号化率の組織符号の復号を高速化することを目的と
し、 組織符号のパリティビットの一部を除去した高符号化率
の受信信号の誤り訂正復号を行うファノ型の逐次復号器
に於いて、受信シンボルを蓄積するバッファメモリと、
パス探索に於けるノードのアドレスを示すポインタと、
前記ポインタからのポインタ値をデコードしてパリティ
ビットのシンポルを含むアドレスか否か識別し、該パリ
ティビットのシンボルを含む時は二者択一のパス判定切
替信号を出力し、該パリティビットのシンボルを含まな
い時は四者択一のパス判定切替信号を出力するパリティ
ビット検出回路と、パス探索方向と前記パス判定切替信
号とにより最尤ブランチメトリックと復号ビットを算出
するブランチメトリック演算部と、前記ブランチメトリ
ックを積算してパスメトリックを求め、閾値との比較結
果から前記パス探索方向を制御する方向制御回路と、パ
スの経歴を示す復号ビットを蓄積するパスメモリとを（
６ηえて構成した。

〔産業上の利用分野〕

本発明は、組織符号を用い、パンクチャド方式により高
符号化率とした受信信号の誤り訂正復号を行う逐次復号
器に関するものである。

逐次復号器は、局所的に最も確からしいパスを選択する
ことにより、畳込み符号の誤り訂正復号を行うものであ
り、ファン型やスタック型等が知られている。又畳込み
符号としては、所定長のブロック単位で畳込み処理を行
い、それによって得られたパリティピノ１と、情報ビッ
トとからなる組織符号を用いる場合が多いものである。

又符号化率を高くする為に、組織符号の中のパリティビ
ットの一部を省略して伝送し、受信側で、省略されたパ
リティビットにダミービットを挿入して復号するパンク
チャド方式が知られている。この方式は、伝送効率を向
上することができるが、誤り訂正復号処理に要する時間
が長くなるので、処理時間の短縮が要望されている。

〔従来の技術］ ファン型の逐次復号器は、パンクチャド方式の逐次復号
器に比較して、１回の演算に要する時間が短くて済む利
点がある。第７図は従来例のファン型の逐次復号器の要
部ブロック図を示す。同図に於いて、４０ばダミービッ
ト挿入回路、４１は受信バッファ、４２は前方ブランチ
メトリック演算回路、４３は後方ブランチン１−リック
演算回路４４．４５は加算器、４６はパス判定部、４７
は制？７１１部、４８は出カバソファであり、受信シン
ボルは、情報ヒツトとパリティピッ１−とからなるＭｉ
織符号のＱＰＳＫ変調受信信号を復調して得られたもの
である。

受信シンボルはダミーピッ１へ挿入回路４０に加えられ
て、送信側で省略されたパリティピントにダミービア　
ｈを挿入し、そのダミービットを挿入したパリティビン
Ｉ・位置に於けるファンメトリンクの演算を禁止する演
算禁止信号を受信バッファ４１を介して、前方ブランチ
メトリック演算回路４２と後方ブランチン１〜リンク演
算回路４３とに加えるものであり、ダミービットが挿入
された受信シンボルは受信バッファ４１に順次蓄積され
、制御部４７の制御により読出されて、前方ブランチメ
トリンク演算回路４２と後方ブランチメトリック演算回
路４３とに加えられ、算出された前方ブランチメトリッ
クと後方ブランチメトリンクとがそれぞれ加算器４４．
４５に加えられ、パス判定部４６からの前回のパスメト
リックと加算されて、今回の前方パスメトリックと後方
パスメトリックとしてパス判定部４６に加えられる。

パス判定部４６は、前方パスメトリックと後方パスメト
リックとを用いてパス判定を行い、パス判定部４６の内
部符号器から復号ビットが出カバソファ４８に転送され
る。その時の前方パスメトリックが次回のパスメトリッ
クとして出力されて加算器４４．４５に加えられる。そ
して、制御部４７から受信バッファ４１に加えられる続
出アドレスが歩進される。

前進によるパス探索時は、前述のように、順次受信ハフ
ファ４１から受信シンボルが読出されることになるが、
前方パスメトリックが閾値を切るような場合は、後進に
よるパス探索に移行するもので、その時は、出カバソフ
ァ４８から前回の復号ビットを含めて、符号の拘束長分
のビットがパス判定部４６の内部符号器に戻される。又
制御部４７からの受信ハソファ４１に加えられる続出ア
ドレスが後退される。

第８図はファン・アルゴリズムの説明図で、（１）点の
パスメトリックと閾値り。とが、パス判定部４６に於い
て比較され、前進によるパス探索時には、（２）〜（７
）点のパスメトリックと、このパスメトリックの増大に
対応して大きくした閾値２Ｄ、。

３Ｄｏ、４Ｄ、とが比較される。

又（８）点では、パスメトリックが前回の（７）点に於
ける閾値４Ｄｏを切るごとになるから、後進によるパス
探索に移行し、（７）点に於いて閾値４Ｄｏを切らない
他のパスが存在するか否か判定され、存在しない場合は
、前の（６）点に戻り、閾値４Ｄ、を切らない他のパス
が存在するか否か判定される。

この時に、００点が閾値４Ｄｏを切らない他のパスとな
る場合は、それを正しいパスとして、前進によるパス探
索に移行し、例えば、０２）点に進むことになる。

又ＯＱ点が存在しないで、００点からはα３）点のよう
に、閾値４Ｄｏを切るパスのみの場合は、（６）点の前
の（５）点まで戻り、閾値４Ｄ、を切らない他のパスが
存在するか否か判定され、存在しない場合は閾値を３Ｄ
ｏに下げて（５）点から前進によるパス探索に移行する
。この場合、（５）点から分岐した００点は閾値３Ｄｏ
を切らないが、０４］点の次の０ω点は閾値３Ｄｏを切
るから、０５）点までのパスは誤ったパスと判定される
。

前述のように、前進によるパス探索を行い、パスメトリ
ックの増大に対して閾値を大きくし、閾値を切る場合は
、後進によるパス探索に移行し、閾値を切らないパスが
全くない場合は、閾値を下げてパス探索を行うもので、
実線で示すように、（１）〜（１０）が正しいパスと判
定される。

前進によるパス探索時は、受信バッファ４１から順次受
信シンボルが読出されるが、後進によるパス探索時は、
既に読出された受信シンボルが再び受信バッファ４１か
ら読出される。従って、伝送誤りが多い場合は、後進に
よるパス探索に移行する状態が多くなり、１ブロツクの
復号処理割当時間内に復号処理が終了しない場合が生じ
る。このような場合は、′＋Ｊｉ織符号全符号ているか
ら、少なくとも伝送誤り以上の誤りが含まれていない情
報ビットをそのまま簡易復号ビットとして出力する制御
が行われる。

又符号化率１／２の符号化データは、送信データの１ビ
ツトを情報ビットとし、これに畳込み処理により得られ
たパリティビットを付加したものであり、この場合は、
情報ビットのみを伝送する場合の２倍の伝送速度を必要
とすることになるから、更に高符号化率符号を用いるパ
ンクチャド方式が知られている。例えば、前述のパリテ
ィビットの一部を省略して、符号化率を３／４や７／８
等とし、受信側では、パリティビットを省略した位置に
ダミーピントを挿入し、元の１／２の符号化率のデータ
に戻して復号する方式が一般的である。

〔発明が解決しようとする課題〕

前述のパンクチャド方式に於いても、ファノ型の逐次復
号器により復号する場合は、第８図に示すように、前進
によるパス探索が行われて、パスメトリックが閾値を切
るような場合に後進によるパス探索が行われるものであ
り、例えば、前述のように、符号化率１／２のＭｉ織符
号を、パリティビットの一部省略により、符号化率を３
／４とした場合、第９図に示すように、ダミービットの
付加により、ノードＡから前進によるパス探索が順次ノ
ードＦまで行われる。又ノードＢ、Ｄ’、Ｆのパスメト
リックが閾値を切る場合には、後進によるパス探索に移
行して、点線で示すノートＣ，Ｅ、Ｇのパスメトリック
が求められ、てパス判定が行われる。特に、パンクチャ
ド方式に於いては、パリティビットの一部を省略して伝
送するものであるから、伝送誤りがパリティビットに対
して生じた場合に相当し、後進によるパス探索に移行す
ることが多（なり、復号速度を早くすることが困難とな
り、伝送速度が制約される欠点があった。

本発明は、高符号化率の組織符号の復号速度を向上させ
ることを目的とするものである。

〔課題を解決するための手段〕

本発明の逐次復号器は、パリティビットを含むか含まな
いかにより、二者択一（２パス判定）と四者択一（４パ
ス判定）とを切替えて、復号速度を向上するものであり
、第１図を参照して説明する。

受信シンボルを蓄積するバッファメモリ１と、パス探索
に於けるノードのアドレスを示すポインタ２と、このポ
インタ２をデコードしてパリティビットのシンボルを含
むアドレスか否か識別し、パリティビットを含む時は二
者択一のパス判定切替信号を出力し、パリティビットを
含まない時は四者択一のパス選択切替信号を出力するパ
リティビット検出回路３と、パス探索方向とパス判定切
替信号とにより最尤ブランチメトリックと復号ピノ１−
を算出するブランチメトリック演算部４と、ブランチメ
トリックを積算してパスメトリックを求め、閾値との比
較結果からパス探索方向を制御する方向制御回路５と、
パスの経歴を示ず復号ピッＩ・を蓄積するパスメモリ６
とを備えており、又復調部（図示せず）から得られるク
ロック信号をカウントして、シンボルアドレスを形成す
るアドレスカウンタ７等も備えている。

〔作用〕

ハソファメモリ１には、受信シンボルが順次蓄積され、
前進によるパス探索時は、順次受信シンボルが読出され
てブランチメトリック演算部４に加えられ、復号ビット
はパスメモリ６に蓄積され、復号データとして出力され
る。父方量制御回路５は、ブランチメトリック演算部４
からのブランチメトリックと閾値とを比較して、前進に
よるパス探索か後進によるパス探索かのパス探索方向の
制御を行い、且つポインタ２の更新を制御する。

パリティビットを省略しない位置は予め定められている
から、パリティピッ；・検出回路３によりポインタ２か
らのポインタ値をデコードすることにより、その位置を
識別することができる。そして、パリティビットを含む
場合は、二者択一のパス判定切替信号を出力し、パリテ
ィピントを含まない場合は、四者択一のパス判定切替信
号を出力する。それによって、ブランチメトリック演算
部４は、情報ピントとパリティビットとを用いて、二者
択一のパス判定を行い、又２ビツトの情報ピッ１−を用
いて、四者択一のパス判定を行うように、切替えて演算
処理するものである。

四者択一の場合は、二回の二者択一のパス判定を同時に
行う場合に相当するから、パス探索回数を減少させるこ
とができる。換言すれば、復号速度を向上することがで
きる。

〔実施例〕

以下図面を参照して本発明の実施例について詳細に説明
する。

第２図は本発明の実施例のブランチメトリック演算部の
ブロック図であり、１１は前方ブランチメトリック演算
回路、１２は後方ブランチメトリック演算回路、１３は
内部符号器、１４．１５は双方向シフトレジスタ、１６
〜２１はフリップフロ、プ（ＦＦ）　、２２．２３はセ
レクタである。

Ｍｉ織符号の情報ビットとパリティビットとは、それぞ
れＩチャネルとＱチャネルとを用いて、ＱＰＳＫ変調さ
れて送信されるのが一般的であり、パンクチャド方式に
於いても、例えば、省略されずに情報ピントに付加され
たパリティビットはＱチャネルで伝送される。

受信側に於いては、受信したＱＰＳＫ変調波は９０度位
相差の搬送波により、１．Ｑチャネルに復調されて、そ
れらのＩ、Ｑチャネルの受信シンボルは受信バッファ１
　（第１図参照）に蓄積される。

この受信ハソファからの受信シンボルが前方ブランチメ
トリック演算回路１１と後方ブランチメトリック演算回
路１２とに加えられ、それぞれ前方メトリックと後方メ
トリックとが算出されて、第７図について説明したよう
に、前回のパスメトリックと加算されて、今回のパスメ
トリックが得られ、このパスメトリックを用いてパス判
定が行われる。

又前方ブランチメトリック演算回路１１には、前述の受
信シンボルと、パリティビット位置を示す前方パス判定
切替信号と、符号化率信号と、前進による探索か後進に
よる探索かの探索方向切替信号と、スキップ信号と、内
部符号器１３からの符号化ビットと、内部符号器１３の
シフトレジスタ１４．１５から後進によるパス探索時の
復号ビット等が加えられ、前方ブランチメトリックと、
復号ビットとが出力される。

内部符号器１３は、双方向にシフト可能のシフトレジス
タ１４．１５と、フリップフロップ１８〜２１と、セレ
クタ２２．２３等から構成され、シフトレジスタ１４．
１５と加算器との関連構成・は、送信側の符号器と同一
の構成を有し・再符号化された符号化信号は、前方ブラ
ンチメトリック演算回路１１と後方ブランチメトリック
演算回路１２とに加えられる。又フリップフロップ１８
゜２０から復号ビットがパスメモリに加えられる。

又後進によるパス探索時は、パスメモリから読出された
復号ビットがセレクタ２２．２３とフリップフロップ１
９．２１とを介してシフトレジスタ１４．１５に加えら
れる。

又後方ブランチメトリック演算回路１２には、受信シン
ボルと、パリティビット位置を示す後方パス判定切替信
号と、符号化率信号と、内部符号器１３からの符号化ビ
ットと、後進によるパス探索時の復号ビット等が加えら
れ、後方ブランチメトリックが出力される。

第３図は本発明の実施例の前方ブランチメトリック演算
回路のブロック図であり、３１は２パス判定回路、３２
は４パス判定回路、３３〜３５はセレクタ、３６．３７
は加算器、３８．３９はファノメトリソクメモリ、４０
は加算器である。

前述のように、受信バッファからのＴ、　Ｑチャネルの
受信シンボルは、２パス判定回路３１と４パス判定回路
３２と加算器３６．３７とに加えられる。そして、受信
シンボルと、セレクタ３４゜３５を介した復号ビットと
が加算器３６．３７で加算され、その加算出力と符号化
率信号とを用いてファノメトリソクメモリ３８．３９か
ら読出された内容が加算器４０で加算されて前方ブラン
チメトリックとして出力される。

又２パス判定回路３１は、二者択一のパス判定を行う為
のものであり、４パス判定回路３２は、四者択一のパス
判定を行う為のものである。又探索方向切替信号は、第
１図に於ける方向制御回路５から出力されるもので、パ
スメトリンクが閾値を切る時は後進によるパス探索、切
らない時は前進によるパス探索を示す信号となる。又ス
キップ信号は、オーバフローから復号器を再起動させる
までの状態を示し、復調部の位相不確定除去等に於いて
正常位相に補正する為、変換の組合せを変える信号であ
る。

又後戻り元の復号ビットは、後進によるパス探索時に、
内部符号器１３のシフトレジスタ１４゜１５から逆方向
シフトによって出力される復号ビットであり、セレクタ
３３〜３５は、前方パス判定切替信号により制御され、
パリティビットを含む場合は、２パス判定回路３１から
の復号ビットが選択出力され、パリティビットを含まな
い場合は、４パス判定回路３２からの復号ビットが選択
出力される。

第４図はパス判定の説明図であり、符号化率を３／４と
した場合を示し、Ｉｔ、Ｉｔ、１３は情報ビット、Ｐは
パリティビットである。又情報ビットｌｘ、Ｉ＊は■チ
ャネル、情報ビット■、とパリティビットＰとはＱチャ
ネルにより伝送される場合を示す。復調されたＩ、Ｑチ
ャネルの受信シンボルが情報ビットＩ２．’１３のみか
らなる場合は、前述のように、４パス判定を行い、情報
ビット１１　とパリティとメトＰとからなる場合は、２
パス判定を行うものである。

前述の符号化率３／４の高符号化率符号は、第５図に示
すように、情報ビット■１とパリティビット７　　（ｉ
＝１．２，３．　　・・・）からなる符号化率１／２の
符号化データから、パリティビットの一部を省略したも
のであり、その場合に、パリティビットＰ、、Ｐｈ、　
　・・・Ｐ３．、を付加したとすると、アドレスとして
は、偶数番目にパリティビットが付加されたことになる
。従って、アドレスの下位１ビツトによりパリティビッ
トを含む位置を識別することが可能となる。このように
してパリティビットを含む位置を識別し、パス判定切替
信号を得ることができる。従って、符号化率３／４の場
合は、２パス判定と４パス判定とが交互に行われる。

又符号化率７／８の高符号化率符号は、符号化率１／２
の符号の７ビツトの情報ビットに対応する７ビツトのパ
リティビットから６ビツトを省略して、１ビツトのパリ
ティビットを付加したちのであり、この場合は、パリテ
ィビットの挿入位置を、アドレスの下位２ビツトが例え
ば“００”の時と判定するように構成することができる
。従って、４パス判定を３回行った後に、２パス判定を
１回行うことになる。

このように、符号化率を（２ｎ−１）／２ｎとすると、
４パス判定を（ｎ−１）凹行った後に、２パス判定を１
回行うことになる。

前述のパス判定切替信号が前方ブランチメトリック演算
回路１１と後方ブランチメトリック演算回路１２とに加
えられることになり、第３図に於いては、セレクタ３３
〜３５が制御されて、パリティピッ１〜を含まない時は
、４パス判定回路３２からの前方探索終了信号がセレク
タ３３から、又復号ビットがセレクタ３４．３５からそ
れぞれ出力される。又パリティビットを含む時ば、２パ
ス判定回路３１からの前方探索終了信号がセレクタ３３
から、復号ビットがセレクタ３４．３５からそれぞれ出
力される。

従って、ノードＡからノードＦまでのパス探索回数は、
従来例では、第９図に示すように３回となるが、本発明
によれば、第４図に示すように２回となり、高速化を図
ることができる。

第６図は前方ブランチメトリック演算のフローチャート
であり、パス探索方向が前方（前進によるパス探索）で
あるか否か判別し■、前方であると、最大ブランチメト
リックとその復号ビットとを出ツノする■。又後方（後
進によるパス探索）であると、最小ブランチメトリック
の技から後戻りしたか否か判定する■。後戻りした場合
は、前方パス探索終了信号を出力する■。又後戻りしな
い場合は、後戻りした技の次の小さいブランチメト・リ
ックとその復号ビットとを出力する■。

例えば、第４図に於いて、前進によるパス探索時、ノー
ドＡに於いては、情報ビットのみであるから、ブランチ
メトリックが最大の例えばノーＦＢが四者択一で選択さ
れる。そして、ノートＢに於いては、パリティビットを
含むから、ブランチメトリックが最大の例えばノードＦ
が二者択一で選択される。

又ノードＦから最大ブランチメトリックのノートが四者
択一で選択される時、各ノードのパスメトリックが閾値
を切る場合は、ノードＢに後戻りし、ノードＧから次の
枝が伸ばされる。又ノードＦ、Ｇから技を伸ばしても、
何れもパスメトリックが閾値を切る場合は、ノードＡに
後戻りし、ブランチメトリックの大きさの順に順次選択
され、何れのノードＣ，Ｄ、Ｅから技を伸ばしても、パ
スメトリックが閾値を切る場合は、ノードＡの前のノー
トに後戻りすることになる。

前述のように、４パス判定を含むことにより、後進によ
るパス探索が極端に多くなければ、パス探索回数を削減
することが可能となる。

〔発明の効果〕

以上説明したように、本発明は、バッファメモリ１に蓄
積された受信シンボルをポインタ２からのポインタ値を
デコードしてパリティビットのシンボルを含むアドレス
か否かパリティビット検出回路３で検出し、パリティビ
ットを含む時は二者択一のパス判定切替信号を出力し、
パリティビットを含まない時は四者択一のパス判定切替
信号を出力する。そして、ブランチメトリック演算部４
に於いて、パス探索方向とパス判定切替信号とにより、
最尤ブランチメトリックと復号ビットとを算出し、復号
ビットをパスメモリ６に蓄積し、ブランチメトリックを
方向制御回路５により積算してパスメトリックを求めて
閾値と比較し、閾値を切る時はパス探索方向を後進に切
替えるものであり、パンクチャド方式によりパリティビ
ットを含まない情報ピントのみの場合は４パス判定を行
うものであるから、常に２パス判定を行う従来例に比較
して、パス探索回数を削減することが可能となる。従っ
て、後進によるパス探索が行われる場合でも、復号速度
を向上することができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の実施例
のブランチメトリック演算部のブロック図、第３図は本
発明の実施例の前方ブランチメトリンク演算回路のブロ
ック図、第４図はパス判定の説明図、第５図は高符号化
率符号の説明図、第６図は前方ブランチメトリック演算
のフローチャート、第７図は従来例のファン型の逐次復
号器の要部ブロック図、第８図はファン・アルゴリズム
の説明図、第９図はパス探索の説明図である。 １はハソファメモリ、２はポインタ、３はパリティビッ
ト検出回路、４はブランチメトリック演算部、５は方向
制御回路、６はパスメモリ、７はアドレスカウンタであ
る。

Claims (1)

1. 【特許請求の範囲】 組織符号のパリテイビットの一部を除去した高符号化率
   の受信信号の誤り訂正復号を行うファノ型の逐次復号器
   に於いて、 受信シンボルを蓄積するバッファメモリ（１）と、 パス探索に於けるノードのアドレスを示すポインタ（２
   ）と、 前記ポインタ（２）からのポインタ値をデコードしてパ
   リテイビットのシンボルを含むアドレスか否か識別し、
   該パリテイビットのシンボルを含む時は二者択一のパス
   判定切替信号を出力し、該パリテイビットのシンボルを
   含まない時は四者択一のパス判定切替信号を出力するパ
   リテイビット検出回路（３）と、 パス探索方向と前記パス判定切替信号とにより最尤ブラ
   ンチメトリックと復号ビットを算出するブランチメトリ
   ック演算部（４）と、 前記ブランチメトリックを積算してパスメトリックを求
   め、閾値との比較結果から前記パス探索方向を制御する
   方向制御回路（５）と、 パスの経歴を示す復号ビットを蓄積するパスメモリ（６
   ）とを備えた ことを特徴とする逐次復号器。