DE68907150T2

DE68907150T2 - Sequentieller Dekodierer.

Info

Publication number: DE68907150T2
Application number: DE89115740T
Authority: DE
Inventors: Yuzo Ageno; Kaneyasu Shimoda
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-08-25
Filing date: 1989-08-25
Publication date: 1993-12-02
Anticipated expiration: 2009-08-26
Also published as: EP0355850B1; EP0355850A2; JP2531533B2; JPH0258927A; DE68907150D1; EP0355850A3; CA1320582C; US5014275A

Description

Die vorliegende Erfindung bezieht sich auf einen sequentiellen Dekodierer zum Dekodieren eines systematischen und rekurenten Kodesignals und einer Koderate größer als 1/2, und zum Durchführen einer Fehlerkorrekturkodierung des Kodesignals durch Ermitteln eines örtlich wahrscheinlichsten Pfades unter einer Vielzahl von möglichen Pfaden für ein neu empfangenes Informationsbit, und zwar durch Berechnen einer Kanten-Metrik, die die Wahrscheinlichkeit jedes Pfades der Vielzahl möglicher Pfade gemäß einem vorbestimmten Algorithmus anzeigt.
Eine Fehlerkorrekturkodierung wird auf der Empfängerseite zur Ermöglichung der Korrektur von Fehlern verwendet, die bei der Übertragung von Daten auftreten. Fig. 1 zeigt den Aufbau eines Beispiels eines Kodierers, der eine Reihe von Binärdaten empfängt, die aus Informationsbits bestehen, und der für jedes Informationsbit ein Paritätsbit erzeugt, das heißt, daß der Kodierer der Fig. 1 ein systematisches und rekurentes Kodesignal mit einer Koderate von 1/2 erzeugt. Ein Beispiel einer kodierten Ausgabe entsprechend einer Eingangsdatenfolge "0011101" ist in Fig. 2 dargestellt.
Üblicherweise besitzen sequentielle Dekodierer einen internen Kodierer, der mit dem Kodierer übereinstimmt, durch den das übertragene Signal auf der Senderseite kodiert worden ist, und der das übertragene Signal unter Verwendung einer Ausgabe des internen Kodierers sequentiell dekodiert, und der weiter einen örtlich wahrscheinlichsten Wert des übertragenen Signals durch ein Probierverfahren auswählt, bei dem der interne Kodierer ein Paritätsbit aus Informationsbits erzeugt, die im sequentiellen Dekodierer dekodiert werden.
Allgemein kann eine Folge von Binärdaten als ein Pfad dargestellt werden, der aus einer Folge von Zweigen (Kanten) in einem Baumdiagramm besteht, wie Fig. 3 zeigt. Das Verfahren zum Dekodieren kodierter und übertragener Daten besteht daher aus der Ermittlung eines örtlich wahrscheinlichsten Pfades, bestehend aus einer Folge von Zweigen in einem Baumdiagramm; und örtlich (an jedem Knoten des Baumdiagramms) entspricht das Verfahren der sequentiellen Dekodierung der Ermittlung (Auswahl) einer örtlich wahrscheinlichsten Kantes unter einer Vielzahl von Kanten, die sich vom Knoten aus in Vorwärtsrichtung (nach rechts in Fig. 3) erstrecken.
Die Berechnung der Wahrscheinlichkeit für jede Kante und die Ermittlung des örtlich wahrscheinlichsten Pfades wird gemäß einem vorbestimmten Algorithmus durchgeführt. Der am meisten verwendete Algorithmus ist als Fano-Algorithmus bekannt, der von R.M. Fano in "Heuristic Discussion of Probabilistic Decoding", IEEE, Transaction of Information Theory, Bd. IT-19, April 1963, pp. 64-73, und im US-Patent Nr. 3,457,562 offenbart ist. Als ein anderer Algorithmus ist der Stapelalgorithmus bekannt, der unabhängig jeweils von Z. Zigangirov ("Some Sequential Decoding Procedures", Probabl. Peredachi Inf., Vol. 2, Nr. 4, 1966, pp. 13-25), und F. Jelinek ("A Fast Sequential Decoding Algorithm Using a Stack, IBM J. Res. Dev., Vol. 13, Nov. 1969, pp. 675-685) vorgeschlagen worden ist. Die vorliegende Erfindung ist auf einen sequentiellen Dekodierer anwendbar, der beide genannte Algorithmen verwendet.
Insbesondere wird die Fehlerkorrekturkodierung im Bereich der Satellitenkommunikation verwendet, weil die Übertragungslänge ohne einen Repeater groß ist, und weil bei der Satellitenkommunikation die Leistung des empfangenen Signals gering ist.
Fig. 4 stellt den allgemeinen Aufbau eines herkömmlichen sequentiellen Dekodierers dar, der ein Paar Signalbits empfängt, die zur gleichzeitig aus einem Informationsbit und einem Paritätsbit bestehen, und der sequentiell jedes Signalbit unter Anwendung des Fano-Algorithmus dekodiert.
Im Bereich der Satellitenkommunikation wird oft die Quadratur-PhasenumLastung verwendet, um ein zu übertragendes Signal zu modulieren. Bei der Quadratur-Phasenumtastung (QPSK) wird ein Paar untereinander synchronisierter Binärsignale in Vierphasenzuständen der Trägerwelle moduliert, das heißt, das Paar der Basisbandsignale (1,1) wird als Phasenzustand π/4 das Paar der Basisbandsignals (0,1) wird in den Phasenzustand 3π/4, das Paar der Basisbandsignale (0,0) wird in den Phasenzustand -3π/4, und das Paar der Basisbandsignale (1,0) wird in den Phasenzustand π/4 moduliert. An der Empfängerseite werden die empfangenen Signale zuerst in eines der vier Paare der Basisbandsignale (1,1), (0,1), (0,0) und (1,0) demoduliert und dann in einem sequentiellen Dekodierer dekodiert.
Wenn die übertragenen Signale durch den in Fig. 1 dargestellten Dekodierer erzeugt werden, der ein Paar kodierter Signalbits erzeugt, die gemäß Fig. 5 aus einem Informationsbit und einem Paritätsbit bestehen, kann das obige Paar der Basisbandsignale das Paar der Ausgangssignale des Dekoders sein. Daher kann das Paar der Eingangssignale des sequentiellen Dekodierers der Fig. 4 die QPSK-Ausgabe des obigen Demodulators sein.
In Fig. 4 bezeichnet das Bezugszeichen 1 einen Pufferspeicher, 2 einen Pointer, 4 eine Pfadentscheidungsschaltung, 5 eine Suchrichtungssteuerschaltung, 6 einen Pfadspeicher, und 7 einen Adressenzähler.
Der Pufferspeicher 1 empfängt und speichert empfangene und demodulierte (kodierte) Daten, die aus einem Paar Bits bestehen, welche ein Informationsbit und ein Paritätsbit umfassen.
Die Pfadentscheidungsschaltung 4 empfängt aus dem Pufferspeicher 1 ein Paar kodierter Signale, die gleichzeitig aus einem Informationsbit und einem Paritätsbit bestehen; sie erzeugt in sich ein Paritätsbit aus den dekodierten Informationsbits durch einen internen Kodierer (in Fig. 4 nicht dargestellt), der in der Pfadentscheidungsschaltung 4 enthalten ist; sie berechnet die Kanten-Metrik, die durch Fano in den vorerwähnten Publikationen "Heuristic Discussion of Probabilistic Decoding", IEEE Transaction on Information Theory, Vol. IT-19, Apr. 1963, pp. 64-73, und in der US-PS 3,457,562, definiert ist, für jedes Informationsbit, wobei die Metrik für das Informationsbit eine örtliche Wahrscheinlichkeit für jede mögliche Kante in Vorwärtsrichtung jedes Knotens anzeigt, der dem Informationsbit im Baumdiagramm gemäß Fig. 3 entspricht; sie wählt einen örtlich (am Knoten) wahrscheinlichsten Zweig (Pfad) auf der Basis der oben berechneten Kanten-Metrik; und sie gibt die dekodierten Signalbits entsprechend der gewählten Kante aus. Die dekodierten Signale werden dann in den Pfadspeicher 6 geschrieben.
Die in der Pfadentscheidungsschaltung 4 enthaltene Kanten-Metrik 4 wird an die Suchrichtungssteuerschaltung 5 geliefert.
Die Suchrichtungssteuerschaltung 5 akkumuliert die Kanten-Metriken der Kanten, von denen jede als eine örtlich wahrscheinlichste Kanne an jedem entsprechenden Knoten des gewählten Pfades ausgewählt worden ist, um die Pfad-Metrik zu erhalten; und sie hält die Pfad-Metrik fest, das heißt, die Suchrichtungssteuerschaltung 5 addiert eine Kanten-Metrik in Vorwärtsrichtung, die neu von der Pfadentscheidungsschaltung 4 empfangen wurde, der in der Suchrichtungssteuerschaltung 5 gehaltenen Pfad-Metrik hinzu; oder sie subtrahiert eine Kanten-Metrik in Rückwärtsrichtung, die in der Pfadentscheidungsschaltung 4 berechnet wird, von der in der Suchrichtungssteuerschaltung 5 gehaltenen Pfad-Metrik. Die Suchrichtungssteuerschaltung 5 bestimmt dann die o.g. Richtung der Suche durch Vergleichen der obigen Pfad-Metrik mit einem vorbestimmten Schwellenwert und läßt die Pfadentscheidungsschaltung 4 die Suchoperation in der bestimmten Richtung durch Liefern eines Suchrichtungssteuersignals durchführen.
Falls die genannte Pfad-Metrik größer als ein Schwellenwert ist, der gemäß dem Fano-Algorithmus vorbestimmt ist wird entschieden, daß die Vorwärtssuche des örtlich wahrscheinlichsten Kante fortgesetzt werden kann. Wenn hingegen die genannte Pfad-Metrik nicht größer als der Schwellenwert ist wird entschieden, daß die vorhergehende Vorwärtssuche am vorhergehenden Knoten, bei der dem die vorhergehenden Knoten zum erwähnten Knoten verlaufende Kante gewählt wurde, falsch war, so daß die Suchoperation vom vorhergehenden Knoten unter Vermeidung der falschen Kante erneut in Gang gesetzt werden muß.
Gemäß dem Fano-Algorithmus wird die Pfad-Metrik an jedem Knoten erneuert, wenn die Operation von einem Knoten zum nächsten Knoten übergeht; das heißt, die Pfad-Metrik wird nicht bei der Zeiteinstellung der Operation am nächsten Knoten gespeichert. Daher muß bei der Rückkehr vom obigen falschen Knoten zum vorhergehenden Knoten die Kanten-Metrik des falschen Knotens zum vorhergehenden Knoten berechnet werden, und die berechnete Kanten-Metrik wird von der Pfad-Metrik am falschen Knoten substrahiert, um erneut die Pfad-Metrik am vorhergehenden Knoten zu erhalten. Dieser Vorgang stellL den Rückwärtssuchprozeß gemäß dem Fano-Algorithmus dar.
Die durch die Pfadentscheidungsschaltung 4 durchgeführte obige Operation ist eine sehr bekannte Prozedur entsprechend dem Fano-Algorithmus. Ein Beispiel der Pfadsuche gemäß dem Fano-Algorithmus ist in Fig. 6 dargestellt, in der die Bezugszeichen a, b, c, ... jeweils einen Knoten bezeichnen.
Zurückkommend auf Fig. 4 empfängt der Pfadspeicher 6 die durch die obige Vorwärtssuche gelieferte Ausgabe der Pfadentscheidungsschaltung 4 und hält sie fest. Er gibt die zuvor festgehaltenen dekodierten Werte an die Pfadentscheidungsschaltung 4 zur Verwendung bei der Rückwärtssuche zurück.
Der Adressenzähler 1 gibt eine Adresse sowohl an den Pufferspeicher 1, als auch an den Pfadspeicher 6 aus. Ein neu empfangenes Bit wird in eine Adresse geschrieben, die durch die vom Adressenspeicher 1 gelieferte obige Adresse bestimmt ist; und ein einzelnes Bit der dekodierten Daten, das in einer Adresse festgehalten wurde, die ebenfalls durch die vom Adressenspeicher 1 im Pfadspeicher 6 gelieferte Adresse bestimmt wird, wird ausgelesen.
Der Pointer 2 gibt die Betriebsadresse der Pfadentscheidungsschaltung 4 aus, das heißt, er gibt die Adresse des Knotens aus, von dem aus ein(e) örtlich wahrscheinlichster Pfad (Kante) durch Berechnen der Kanten-Metriken für alle möglichen Kanten erhalten wird, die von dem betreffenden Knoten in Vorwärts- oder Rückwärtsrichtung ausgehen.
Weiter werden gemäß dem Stande der Technik einige der Paritätbits aus der Folge der ausgegebenen Bits des Kodierers durch die Modulation auf der Senderseite mit einer vorbestimmten Rate beseitigt, um die Koderate zu erhöhen, das heißt, um den Übertragungswirkungsgrad zu steigern. Dieses Verfahren wird Punktierungsverfahren genannt.
Fig. 7 zeigt ein Beispiel von Daten, die unter Anwendung des Punktierungsverfahrens auf die Ausgabe des Kodierers erzeugt wurden, der ein Paar Bits erzeugt, die aus einem Informationsbit und einem entsprechenden Paritätsbit bestehen, wie Fig. 5 zeigt. Bei diesem Beispiel werden Paritätbits, mit Ausnahme des 3n-ten Paritätbits, P&sub3;, P&sub6;, ... aus der Folge der Fig. 5 entfernt. Darüber hinaus wird gemäß Fig. 7 jedes (2n-1)-tes Bit und 2n-te Bit für die QPSK-Modulation paarig gemacht.
Gemäß dem Stande der Technik wird, wenn die Folgen der punktierten und gepaarten Signale (die beispielsweise eine wie in Fig. 7 dargestellte Form besitzen) durch einen Demodulator auf der Empfängerseite empfangen werden, die Form der Folgen punktierter und gepaarter Signale gemäß Fig. 7 durch Einfügen von Dummy-Bits in die Positionen, aus denen die Paritätsbits vorher entfernt wurden, in die in Fig. 5 dargestellte Form zurücktransformiert. Die transformierten Folgen der paarigen Signale werden dann im sequentiellen Dekodierer der Fig. 4 dekodiert.
Allgemein wird ein schnelles Arbeiten des sequentiellen Dekodierers verlangt. Jedoch wird beim Aufbau gemäß Fig. 4 nur ein einzelnes Informationsbit durch eine einzelne Vorwärtssuchoperation dekodiert. Weiter decken sich beim Punktierverfahren die eingefügten Dummy-Bits im allgemeinen nicht mit den entsprechenden richtigen Paritätsbits, so daß die genannte Einfügung von Dummy-Bits die Anzahl der Fehler erheblich erhöht, so daß die Rückwärtssuchoperation des Fano-Algorithmus häufiger durchgeführt wird. Dies verringert die Dekodiergeschwindigkeit noch mehr.
Ein Ziel der vorliegenden Erfindung bestehe in der Schaffung eines sequentiellen Dekodierers, bei dem die Geschwindigkeit zum Dekodieren systematischer Kodes mit hoher Koderate gesteigert wird.
Gemäß der vorliegenden Erfindung ist ein sequentieller Dekodierer zum Dekodieren eines systematischen und rekurrierenden Kodesignals mit einer Koderate größer als 1/2, und zum Durchführen einer Fehlerkorrekturkodierung des Kodesignals, wobei der Dekodierer eine Pfadentscheidungseinrichtung aufweist, die zur Ermittlung eines örtlich wahrscheinlichsten Pfades unter einer Vielzahl möglicher Pfade für ein neu empfangenes Informationsbit durch Berechnen einer Kanten-Metrik dient, die die Wahrscheinlichkeit für jeden Pfad der genannten Vielzahl möglicher Pfade gemäß einem vorbestimmten Algorithmus anzeigt, wobei die Pfadenscheidungsrichtung umfaßt:
eine Zweipfadvergleichs-Pfadentscheidungseinrichtung zum Empfangen eines Paares von Bits, die gleichzeitig aus einem Informationsbit und einem Paritätsbit bestehen, und zum Bestimmen eines örtlich wahrscheinlichsten Pfades zwischen zwei möglichen Pfaden für das genannte Informationsbit;
eine Vierpfadvergleichs-Pfadentscheidungseinrichtung zum gleichzeitigen Empfangen eines Paares von Informationsbits, und zum Bestimmen eines örtlich wahrscheinlichsten Pfades unter vier möglichen Pfaden für das Informationsbitpaar;
eine Paritätsbitzeitgabeerfassungseinrichtung zum Erfassen der Zeiteinstellung einer Eingabe des genannten Bitpaares, bestehend aus einem Informationsbit und einem Paritätsbit; und
eine Wähleinrichtung zum Auswählen einer Ausgabe der Zweipfadvergleichs-Pfadentscheidungseinrichtung bei der Zeiteinstellung der Erfassung der Eingabe des Bitpaares, bestehend aus einem Informationsbit und einem Paritätsbit, und Wählen einer Ausgabe der
Vierpfadvergleichs-Pfadentscheidungseinrichtung bei der Zeiteinstellung der Eingabe des Informationsbitpaares.
Nachfolgend werden die Zeichnungen kurz beschrieben.
Fig. 1 zeigt den Aufbau eines Beispiels eines Kodierers, der eine Folge von Binärdaten empfängt, die aus Informationsbits bestehen, und der ein Paritätsbit für jedes Informationsbit erzeugt;
Fig. 2 zeigt ein Beispiel eines kodierten Ergebnisses für eine Eingangsdatenfolge "0011101";
Fig. 3 zeigt ein Beispiel eines Baumdiagramms;
Fig. 4 zeigt einen allgemeinen Aufbau eines herkömmlichen sequentiellen Dekodierers, der ein Signalbitpaar empfängt, das gleichzeitig aus einem Informationsbit und einem Paritätsbit besteht, und der sequentiell jedes Signalbit unter Anwendung des Fano-Algorithmus dekodiert;
Fig. 5 zeigt Paare von kodierten Signalbits, wobei jedes Paar aus einem Informationsbit und einem Paritätsbit besteht;
Fig. 6 zeigt ein Beispiel der Pfadsuche gemäß dem Fano-Algorithmus;
Fig. 7 zeigt ein Beispiel von Daten, die unter Anwendung des Punktierverfahrens auf die kodierten Signalbits gemaß Fig. 5 erzeugt wurden;
Fig. 8 zeigt einen Basisaufbau der vorliegenden Erfindung;
Fig. 9 zeigt eine typische Operation der vorliegenden Erfindung;
Fig. 10 zeigt den allgemeinen Aufbau der Ausführungsform der vorliegenden Erfindung;
Fig. 11 zeigt den Aufbau der Pfadentscheidungsschaltung 4' innerhalb der Struktur des sequentiellen Dekodierers gemäß der vorliegenden Erfindung;
Fig. 12 zeigt den Ablauf der Wirkungsweise der Vorwärtskantenmetrik-Berechnungsschaltung 11 in Fig. 11; und
Fig. 13 zeigt den Aufbau der Vorwärtskantenmetrik- Berechnungsschaltung 11 in Fig. 11.
Ehe die bevorzugte Ausführungsform der vorliegenden Erfindung beschrieben wird, soll nachstehend zunächst das Prinzip der vorliegenden Erfindung erläutert werden.
Fig. 8 zeigt einen Grundaufbau der vorliegenden Erfindung.
In Fig. 8 bezeichnet das Bezugszeichen 61 eine Zweipfadvergleichs-Pfadentscheidungseinrichtung; 62 eine Vierpfadvergleichs-Pfadentscheidungseinrichtung; 63 eine Wähleinrichtung; 64 eine Paritätsbit-Zeitgabeerfassungseinrichtung; und 65 eine Pfadspeichereinrichtung.
Die Wirkungsweise jeder der genannten Komponenten, sowie die Beziehung zwischen denselben, ist in der der Figurenaufzählung vorhergehenden Zusammenfassung der Erfindung beschrieben.
Der sequentielle Dekodierer gemäß der vorliegenden Erfindung empfängt also ein gepaartes Kodesignal mit einer Koderate größer als 1/2 und mit einer Form, wie sie in Fig. 7 dargestellt ist, das heißt, einen gepaarten Kode, bestehend aus einem Informationsbitpaar und ienem periodisch auftretenden Bitpaar, das aus einem Informationsbit und einem Paritätsbit besteht, aber ohne Einfügung irgendeines Dummy-Bits. Wenn das genannte Bitpaar, bestehend aus einem Informationsbit und einem Paritätsbit, empfangen wird, fiihrt der sequentielle Dekodierer eine Zweipfadvergleichs-Pfadentscheidung entsprechend einem vorbestimmten Algorithmus durch. Desgleichen führt der sequentielle Dekodierer im Falle, daß das Informationsbitpaar empfangen wird, eine Vierpfadvergleichs-Pfadentscheidung entsprechend dem vorbestimmten Algorithmus durch.
Die obige "Zweipfadvergleichs"-Einrichtung zur Ermittlung eines örtlich wahrscheinlichsten Pfades zwischen zwei möglichen Pfaden oder Kanten (die den beiden möglichen Werten "0" und "1" für ein Informationsbit entsprechen) arbeitet, durch Vergleichen der Wahrscheinlichkeiten für zwei Pfade gemäß dem vorbestimmten Algorithmus, und die obige "Vierpfadvergleichs"-Einrichtung zur Ermittlung eines örtlich wahrscheinlichsten Pfades unter vier möglichen Pfaden oder Kanten (vier möglichen Kombinationen der Werte zweier Informationsbits (1,1), (1,0), (0,0) und (0,1) entsprechen)) arbeitet, durch Vergleichen der Wahrscheinlichkeiten für die vier Pfade entsprechend dem vorbestimmten Algorithmus. Ein Beispiel jedes Falles ist in Fig. 9 dargestellt.
Fig. 10 zeigt den allgemeinen Aufbau der Ausführungsform der vorliegenden Erfindung.
In Fig. 10 sind die gleichen Bezugszeichen wie in Fig. 4 jeweils denjenigen Komponenten zugewiesen, die in beiden Fig. 4 und 10 vorkommen. Darüber hinaus unerscheidet sich im Aufbau der Fig. 11 die Funktion der Pfadentscheidungsschaltung 4' von der vorerwähnten Funktion der Pfadentscheidungsschaltung 4 im Aufbau der Fig. 4, wobei eine Paritätserfassungsschaltung 3 hinzugefügt ist.
Es wird angenommen, daß die Eingangsdaten der Schaltung des sequentiellen Dekodierers der Fig. 10 ein systematisches und rekurrentes Kodesignal mit einer Koderate bilden, die größer als 1/2 ist, wobei das Signal aus Informationsbits und Paritätsbits besteht. Dann wird das Kodesignal gepaart, und jedes Paar der Datenbitfolgen wird gleichzeitig bei jedem Eingabetakt in den sequentiellen Dekodierer eingegeben, wobei jedes Paar beispielsweise aus einem Informationsbit und einem Paritätsbit, oder aus zwei Informationsbits besteht, wie Fig. 7 zeigt.
Die letztgenannte Eingabebedingung bedeutet keine substantielle Beschränkung in bezug auf die Anwendbarkeit des sequentiellen Dekodierers der Fig. 10 und die vorliegende Erfindung, weil jede Datenform bestehend aus Informationsbits und Paritätsbits und mit einer Koderate größer als 1/2 in eine Zweireihenfolgeform umgewandelt werden kann, bei der jedes Paar aus einem Informationsbit und aus einem Paritätsbit, oder aus zwei Informationsbits besteht. Obwohl die zwei Reihen von Informationsbits des in Fig. 7 dargestellten kodierten Signals nur ein Beispiel des kodierten Signals darstellt, das durch die Punktiermethode erzeugt wird, ist der Anwendungsbereich der vorliegenden Erfindung nicht durch das durch die PunkLiermethode erzeugte kodierte Signal beschränkt. Die vorliegende Erfindung und somit die in den Fig. 10 bis 13 dargestellte Ausführungsform ist allgemein auf systematische und rekurrente Kodesignale anwendbar, die eine Koderate größer als 1/2 aufweisen.
Fig. 11 zeigt den Aufbau der Pfadentscheidungsschaltung 4' in der Schaltung des sequentiellen Dekodierers gemäß der vorliegenden Erfindung.
In Fig. 11 bezeichnet das Bezugszeichen 11 eine Vorwärtskantenmetrik-Berechnungsschaltung; 12 eine Rückwärtskantenmetrik-Berechnungsschaltung; 13 einen internen Kodiererabschnitt; 14 und 15 jeweils ein Schieberegister; 16, 17, 18, 19, 20 und 21 jeweils eine Kippschaltung; 22 und 23 jeweils einen Wähler; und 24, 25, 26 und 27 jeweils einen Modulo-2-Addierer.
Die Vorwärtskantenmetrik-Berechnungsschaltung 11 empfängt das erwähnte Paar kodierter Bitsignale gleichzeitig vom Pufferspeicher 1, führt die erwähnte Vorwärtssuche im Fano-Algorithmus durch und gibt eine Kantenmetrik von einem Knoten, dessen Adresse vom Pointer 2 angegeben wird, zum anderen Knoten aus, der als der örtlich wahrscheinlichste durch die obige Vorwärtssuche gewählt wurde; und sie gibt die dekodierten Signale entsprechend dem gewählten Knoten aus. Die Vorwärtskantenmetrik-Berechnungsschaltung 11 empfängt weiter ein Suchrichtungssteuersignal, ein Sprungsignal, ein Paritätsbittakterfassungssignal, und das Koderatendatum, als Steuersignale.
Das Suchrichtungssteuersignal ist die Ausgabe der erwähnten Suchrichtungssteuerschaltung 5, die in Fig. 10 dargestellt ist und in der gleichen Weise wie die in Fig. 4 dargestellte Suchrichtungssteuerschaltung 5 arbeitet. Es zeigt an, ob die Vorwärtssuchoperation oder die Rückwärtssuchoperation ausgeführt werden sollen.
Das Koderatendatum wird an die Vorwärtskantenmetrik-Berechnungsschaltung 11 und an die Rückwärtskantenmetrik-Berechnungsschaltung 12 angelegt, weil die Fano-Metrik von der Koderate abhängt.
Das Sprungsignal wird von einer Überlaufmonitorschaltung und einer Sprungsteuerschaltung erzeugt. In die Endstufe der Vorwärtskantenmetrik-Berechnungsschaltung 11 ist ein Schaltabschnitt einbezogen (die genannte Überlaufmonitorschaltung, die Sprungsteuerschaltung und der Schaltabschnitt werden in dieser Anmeldung nicht dargestellt, aber vom Anmelder im US-Patent Nr. 4 710 746 beschrieben), um die Fehlerkorrekturoperation durch die Vorwärtskantenmetrik-Berechnungsschaltung 11 zu überspringen, wenn ein Überlauf des Pufferspeichers 1 wegen eines fehlerreichen Abschnittes der empfangenen Daten im Überlaufdetektor erfaßt wird. Ein solcher fehlerreicher Abschnitt wird erfaßt, wenn die Phase des QPSK-Demodulators nicht angepaßt ist, so daß das genannte Sprungsignal an die Vorwärtskantenmetrik-Berechnungsschaltung 11 solange angelegt wird, bis die Phase angepaßt ist.
Die an die Vorwärtskantenmetrik-Berechnungsschaltung 11 und an die Rückwärtskantenmetrik-Berechnungsschaltung 12 angelegten Signale werden in der Paritätsbittakterfassungsschaltung der Fig. 10 erzeugt.
Die Paritätserfassungsschaltung 3 erfaßt jede Zeiteinstellung einer Eingabe eines Bitpaares, bestehend aus einem Informationsbit und einem Paritätsbit in der 2-Bit-Form einer Folge von kodierten Signalen, wie sie in Fig. 7 dargestellt ist, gemäß dem Ausgangssignal des Pointers 2. Wenn die Zeiteinstellung(en) der Eingabe des Bitpaares, bestehend aus einem Informationsbit und einem Paritätsbit, in einer einzelnen Kodelänge im voraus bestimmt wird, kann die Paritätserfassungsschaltung 3 die Zeiteinstellung(en) einer oder mehrerer Eingaben eines oder mehrerer Bitpaare, bestehend aus einem Informationsbit und einem Paritätsbit, in jedem Zyklus der Kodelänge erfassen.
Der Ablauf der Gesamtoperation der Vorwärtskantenmetrik-Berechnungsschaltung 11 ist in Fig. 12 dargestellt.
Gemäß Fig. 12 wird in Schritt 71 die Richtung der Suchoperation gemäß dem Fano-Algorithmus aus dem Status des empfangenen Suchrichtungssteuersignal bestimmt.
Falls bestimmt wird, daß die Richtung der Suche die Vorwärtsrichtung ist, wird die maximale Kantenmetrik in Vorwärtsrichtung vom Knoten, dessen Adresse durch den Pointer 2 angezeigt wird, erhalten, und die entsprechend dekodierten Signalbits werden ausgegeben. Gleichzeitig wird die maximale Kantenmetrik an die in Fig. 10 dargestellte Suchrichtungssteuerschaltung 5 geliefert.
In Schritt 71 der Fig. 12 geht im Falle der Entscheidung, daß die Richtung der Suche die Rückwärtsrichtung ist, die Operation nach Schrift 73, und es wird dann ermittelt, ob die Operation zum vorherigen KnoLen von einer Kante her zurückgekommen ist, die einer Minimumskantenmetrik entspricht, oder nicht.
Falls in Schritt 73 die Antwort "Ja" festgestellt wird, das heißt, wenn die Operation gerade von einer Kante zurückgekommen ist, die einer Minimumskantenmetrik entspricht, wird in Schritt 74 von der Vorwärtskantenmetrik-Berechnungsschaltung 11 ein Vorwärtssuchkomplettierungssignal ausgegeben.
Falls in Schritt 73 die Antwort "Nein" festgestellt wird, das heißt, wenn die Operation nicht von einer Kante zurückgekommen ist, die einer Minimumskantenmetrik entspricht, wird von demjenigen Knoten her, dessen Kantenmetrik die nächst kleinere als die Kantenmetrik derjenigen Kante ist, von der die Operation von dem genannten falschen Kantenknoten gerade zurückgekommen ist, ausgewählt, und die entsprechenden dekodierten Signalbits werden ausgegeben. In Schritt 75 wird die genannte, nächst kleinere Kantenmetrik an die Suchrichtungssteuerschaltung 5 geliefert.
Ehe die Operationen der anderen Abschnitte der in Fig. 11 dargestellten Schaltung erläutert werden, wird unter Bezugnahme auf Fig. 13 der Aufbau der Vorwärtskantenmetrik-Berechnungsschaltung 11 erläutert.
Fig. 13 zeigt den Aufbau der in Fig. 11 dargestellten Vorwärtskantenmetrik-Berechnungsschaltung 11.
In Fig. 13 bezeichnet das Bezugszeichen 31 eine Zweipfadvergleichs-Pfadentscheidungsschaltung; 32 eine Vierpfadvergleichs-Pfadentscheidungsschaltung; 33, 34 und 35 jeweils einen Wähler; 36 und 37 jeweils einen Modulo-2-Addierer; 38 und 39 jeweils einen Fano-Metrikspeicher; und 40 einen Addierer.
Die Zweifadvergleichs-Pfadentscheidungsschaltung 31 besteht aus einer Hardware-Logikschaltung und führt die erwähnte Funktion der Wahl einer örtlich wahrscheinlichsten Kante zwischen zwei vom operierenden Knoten ausgehenden möglichen Kanten aus, entsprechend einem Empfang eines Paares kodierter Signalbits, bestehend aus einem Informationsbit und einem Paritätsbit.
Die Pfadentscheidungsschaltung 32 besteht aus einer Hardware-Logikschaltung und führt die erwähnte Funktion der Wahl einer vom operierenden Knote ausgehenden Kante unter vier möglichen Kanten aus, entsprechend einem Empfang eines Paares von kodierten Signalbits, bestehend aus zwei Informationsbits.
Bei jeder der obigen Schaltungen, der Zweipfadvergleichs-Padentscheidungsschaltung 31 und der Vierpfadvergleichs-Pfadentscheidungsschaltung 32, kann die Pfadmetrik entsprechend der Prozedur definiert werden, die in den weiter oben genannten Publikationen: "R.M. Fano, in "Heuristic Discussion of Probabilistic Decoding", IEEE Transaction of Information Theory, Vol. IT-19, Apr. 1963, pp. 64-73, und dem US-Patent Nr. 3,457,562, offenbart ist. Weiter offenbaren die nachfolgenden Publikationen den Fano-Algorithmus und die Schaltungen zur Durchführung des Fano-Algorithmus: J.W. Layland and W.A. Lushbaugh, "Flexible High-Speed Sequential Decoder for Deep Space Channels", IEEE Transaction on Communication Technology, Vol. COM-13, Nr.5, Okt. 1971, pp. 813-820; G.D. Forney, Jr., und E.K. Bower, "A High-Speed Sequential Decoder Prototype Design and Test", IEEE Transaction on Communication Technology, Vol. COM-19, Nr.5, Okt. 1971, pp. 821-835; und K. Gilhousen und D.R. Lumb, "A Very High Speed Sequential Decoder" in proceedings of National Telecommunication Conference, 1972.
Eine der obigen Schaltungen, die Zweipfadvergleichs-Pfadentscheidungsschaltung 31 und die Vierpfadvergleichs-Pfadentscheidungsschaltung 32 arbeiten entsprechend dem Suchrichtungssteuersignal. Das vorerwähnte Vorwärtssuchkomplettierungssignal und jedes der beiden Bits der dekodierten Signale werden in dem entsprechenden Wähler 33, 34 oder 35 entsprechend der Paritätsbittakterfassungsschaltung 3 ausgewählt.
Die für die Entscheidung benötigten erwähnten dekodierten Datenbits werden durch das erwähnte Schieberegister 14 oder 15 an die Zweipfadvergleichs- Pfadentscheidungsschaltung 11 und an die Vierpfadvergleichs-Pfadentscheidungsschaltung 32 geliefert.
Die von den Wählern 34 und 35 ausgegebenen dekodierten Datenbits werden dann mit entsprechenden, in die Addierer 36 und 37 eingegebenen Bits verglichen, und die Ausgaben der Addierer 36 und 37 werden jeweils an den entsprechenden Speicher der Fano-Metrikspeicher 38 und 39 angelegt. Die Fano-Metrikspeicher 38 und 39 halten die Pfadmetrikwerte, die allen möglichen Ausgaben des entsprechenden Addierers 36 oder 37 entsprechen, fest, und jeder Speicher der Fano-Metrikspeicher 38 und 37 gibt den Vorwärtskantenmetrikwert entsprechend dem Vergleichsergebnis in die Addierer 36 und 37 ein. Die Ausgaben der Fano-Metrikspeicher 38 und 37 werden im Addierer 40 summiert, und dann wird die Ausgabe des Addierers 40 an die Suchrichtungssteuerschaltung 5 geliefert.
Zurückkommend auf die Schaltung der Fig. 11 berechnet die Rückwärtskantenmetrik-Berechnungsschaltung 12 die Kantenmetrik vom falschen Knoten her, der in der Suchrichtungssteuerschaltung 6 durch Vergleich der Pfadmetrik mit einem entsprechend dem Fano-Algorithmus bestimmten Schwellenwert erfaßt wird, zurück zum vorigen Knoten, bei dem die zum vorliegenden falschen Knoten führende falsche Kante gewählt wurde. Das Berechnungsergebnis wird an die Suchrichtungssteuerschaltung 5 als Rückwärtskantenmetrik geliefert. Die Rückwärtskantenmetrik wird dann der in der Suchrichtungssteuerschaltung 5 festgehaltenen Pfadmetrik hinzuaddiert, so daß die Pfadmetrik entsprechend dem obigen Prozeß des Zurückgehens auf einen vorherigen operierenden Knoten erneuert wird.
Im internen Kodiererabschnitt 13 bilden das Schieberegister und die Addierer 245 und 25 einen inneren Kodierer, und auch das Schieberegister 15 und die Addierer 26 und 27 bilden einen weiteren inneren Kodierer. Jeder der inneren Kodierer entspricht demjenigen Kodierer, der das übermittelte Signal auf der Senderseite kodiert.
Jedes der Schieberegister 14 und 15 schieben Datenbits in sich zur rechten oder zur linken Seite, entsprechend der Ausgabeadresse des in Fig. 10 dargestellten Pointers 2. Jedes Paar der neu dekodierten Signalbits wird vom linken Ende her in eines der Schieberegister 14 und 15 eingegeben.
Vorbestimmte Bits des Schieberegisters 14 werden an den Addierer 24 angelegt, und der Addierer 24 gibt ein Paritätsbit entsprechend den von der Vorwärtskantenmetrik-Berechnungsschaltung 11 dekodierten Signalen aus, wobei das Paritätsbit in der Vorwärtskantenmetrik-Berechnungsschaltung 11 zur Ermittlung der örtlich wahrscheinlichsten Kante entsprechend dem Fano-Algorithmus verwendet wird.
Der andere Addierer 25 ist an die Bits des Schieberegisters 14 angeschaltet, von denen jedes sich in einer um ein Bit verzögerten Position vom entsprechenden Bit der genannten vorbestimmten Bits für den Addierer 24 befindet, während ein als Ausgabe des Addierers 25 erhaltenes Paritätsbit in der Rückwärtskantenmetrik-Berechnungsschaltung 12 zur Berechnung der Rückwärtskantenmetrik gemäß dem Fano-Algorithmus verwendet wird.
Die genannte 1-Bit-Verzögerung wird benötigt, weil sich der operierende Knoten am linken Ende einer Kante im Baumdiagramm befindet, wenn eine Vorwärtskantenmetrik berechnet wird, während sich der Operationsknoten am rechten Ende einer Kante in einem Baumdiagramm befindet, wenn eine Rückwärtskantenmetrik berechnet wird, obwohl eine Kantenmetrik als Pfadmetrik vom Knoten der Kante am linken Ende zum Knoten der Kante am rechten Ende in gleicher Weise sowohl in der Vorwärtskantenmetrik-Berechnungsschaltung 11, als auch in der Rückwärtskantenmetrik-Berechnungsschaltung 12 berechnet wird.
In der Schaltung der Fig. 11 ist die Flip-Flop-Schaltung 16 zwischen der Vorwärtskantenmetrik-Berechnungsschaltung 11 und dem Schieberegister 14 in der Rückwärtsrichtung angeordnet, während die Flip-Flop-Schaltung 17 zwischen der Rückwärtskantenmetrik-Berechnungsschaltung 12 und dem Schieberegister 15 in der Rückwärtsrichtung angeordnet ist. Die Flip-Flop-Schaltung 18 ist zwischen dem Pfadspeicher 6 und dem Schieberegister 14 in Vorwärtsrichtung angebracht, während die Flip-Flop-Schaltung 20 zwischen dem Pfadspeicher 6 und dem Schieberegister 15 in Vorwärtsrichtung angebracht ist. Darüber hinaus sind die Flip-Flop-Schaltung 19 und der Wähler 22 in Reihe zwischen den Pfadspeicher 6 und das Schieberegister 14 in Rückwärtsrichtung geschaltet, während die Flip-Flop-Schaltung 21 und der Wähler 23 in Reihe zwischen den Pfadspeicher 6 und das Schieberegister 15 in Rückwärtsrichtung geschaltet sind. Der Wähler 22 empfängt die Ausgangssignale der Flip-Flop-Schaltungen 18 und 19 sowie das Ausgangssignal des Pfadspeichers 6, und er legt sein Ausgangssignal an die Flip-Flop-Schaltung 19. Der Wähler 23 empfängt die Ausgangssignale der Flip-Flop-Schaltungen 20 und 21, sowie das Ausgangssignal der Pfadspeicher 6, und er legt sein Ausgangssignal an die Flip-Flop-Schaltung 20.
Wenn gemäß Fig. 12 in Schritt 75 eine Kante gewählt und die Kantenmetrik berechnet ist, werden zuvor dekodierte Daten, die in der Schaltung zwischen der Vorwärtskantenmetrik-Berechnungsschaltung 11 und dem Pfadspeicher 6 gehalten werden, verwendet; und es wird das in der Vorwärtskantenmetrik-Berechnungsschaltung 11 zu verwendende dekodierte Datum durch den Wähler 22 und 23, die Flip-Flop-Schaltung 19 und 21, das Schieberegister 14 und 15 und die Flip-Flop-Schaltung 16 und 17, in die Vorwärtskantenmetrik-Berechnungsschaltung 11 übertragen. Oder es werden im Falle, daß eine Rückwärtskantenmetrik berechnet wird, das in der Rückwärtskantenmetrik-Berechnungsschaltung 12 zu verwendende dekodierte Datum durch den Wähler 27 und 23, die Flip-Flop-Schaltung 19 und 21 und das Schieberegister 14 und 15 übertragen.
Wenn gemäß Fig. 12 in Schritt 75 eine Kante gewählt und die Kantenmetrik berechnet worden ist, werden dekodierte Datenbits (Informationsbits), die im vorhergehenden Operationsknoten in Rückwärtsrichtung erzeugt werden, in den Flip-Flop-Schaltungen 16 und 17 gehalten.
Ein vom rechten Ende des Schieberegisters 14 oder 15 ausgegebenes dekodiertes Datenbit wird in der Flip-Flop-Schaltung 18 oder 19 gehalten. Falls Datenbits zwischen der Vorwärtskantenmetrik-Berechnungsschaltung 11 und dem Pfadspeicher 6 bei der nächsten Operation in Rückwärtsrichtung verschoben werden, wird das in der Flip-Flop-Schaltung 18 oder 20 erhaltene Datenbit durch den Wähler 23 oder 23 in die Flip-Flop-Schaltung 19 oder 21 und dann in das rechte Ende des Schieberegisters 14 oder 15 eingegeben. Da es sehr lange dauert, um ein im Pfadspeicher gehaltenes Datenbit auszulesen, eliminiert die obige Anordnung der Flip-Flop-Schaltungen 18, 19, 20 und 21 und der Wähler 22 und 23 die Wartezeit zum Auslesen eines ersten Bits aus dem Pfadspeicher 6.
Da weiter die Pointer-Adresse nicht verschoben wird, wenn der Schwellenwert entsprechend dem Fano-Algorithmus verringert wird, wird jedes der dekodierten Datenbits in den Flip-Flop-Schaltungen 19 und 21 in einer Schleife gehalten, die durch Verbinden des Ausgangs der Flip-Flop-Schaltung 19 oder 21 jeweils mit ihrem eigenen Eingang hergestellt wird.
Beim herkömmlichen sequentiellen Dekodierer sind nur eine Zweipfadentscheidungsschaltung und nur ein einzelnes Schieberegister, durch das die dekodierten Informationsbits zur rechten oder zur linken Seite verschoben werden und in welchem ein internes Kodieren (Erzeugen von Paritätsbits) unter Benutzung von Bits in vorbestimmten Positionen erfolgt, in der Pfadentscheidungsschaltung 4 der Anordnung der Fig. 4 vorgesehen. Daher wird nur ein einzelnes Bit für eine einzelne Ausgangsadresse des Pointers 5 der Fig. 4 bearbeitet. Da es eine Grenze der Erneuerungsgeschwindigkeit des Pointers 5 gibt, die durch den Betriebstakt des sequentiellen Dekodierers bestimmt ist, setzt die Erneuerungsgeschwindigkeit der Verarbeitungsgeschwindigkeit beim Dekodieren eine Grenze.
Demgegenüber wird bei der Ausführungsform der vorliegenden Erfindung gemäß den Fig. 11 und 13 im Falle, daß ein Informationsbitpaar in den sequentiellen Dekodierer eingegeben wird, die dekodierte Ausgabe, bestehend aus zwei dekodierten Informationsbits, der Vierpfadvergleichs-Pfadentscheidungsschaltung 32, als Ausgabe der Vorwärtskantenmetrik-Entscheidungsschaltung 11 gewählt; und dann wird jedes dekodierte Informationsbit in das Bit am linken Ende des entsprechenden Schieberegisters 14 oder 15 eingegeben. Wenn daher ein Informationsbitpaar in den sequentiellen Dekodierer eingegeben wird, werden zwei Informationsbits für eine Adresse des Pointers 2 bearbeitet. Infolgedessen wird durch die vorliegende Erfindung die Bearbeitungsgeschwindigkeit des sequentiellen Dekodierers erhöht.
Die in den Ansprüchen vorhandenen Bezugszeichen dienen nur dem besseren Verständnis und sollen die Ansprüche nicht begrenzen.

Claims

1. Sequentieller Dekodierer zum Dekodieren eines systematischen und rekurrierenden Kodesignals mit einer Koderate größer als 1/2, und zum Durchführen einer Fehlerkorrekturkodierung des Kodesignals, wobei der Dekodierer eine Pfadentscheidungseinrichtung (4') aufweist, die zur Ermittlung eines örtlich wahrscheinlichsten Pfades unter einer Vielzahl möglicher Pfade für ein neu empfangenes Informationsbit durch Berechnen einer Kanten-Metrik dient, die die Wahrscheinlichkeit für jeden Pfad der genannten Vielzahl möglicher Pfade gemäß einem vorbestimmten Algorithmus anzeigt, wobei die Pfadenscheidungsrichtung umfaßt:

eine Zweipfadvergleichs-Pfadentscheidungseinrichtung (61) zum Empfangen eines Paares von Bits, die gleichzeitig aus einem Informationsbit und einem Paritätsbit bestehen; und zum Bestimmen eines örtlich wahrscheinlichsten Pfades zwischen zwei möglichen Pfaden für das genannte Informationsbit;

eine Vierpfadvergleichs-Pfadentscheidungseinrichtung (62) zum gleichzeitigen Empfangen eines Paares von Informationsbits, und zum Bestimmen eines örtlich wahrscheinlichsten Pfades unter vier möglichen Pfaden für das Informationsbitpaar;

eine Paritätsbitzeitgabeerfassungseinrichtung (64) zum Erfassen der Zeiteinstellung einer Eingabe des genannten Bitpaares, bestehend aus einem Informationsbit und einem Paritätsbit; und

eine Wähleinrichtung (63) zum Auswählen einer Ausgabe der Zweipfadvergleichs- Pfadentscheidungseinrichtung (61) bei der Zeiteinstellung der Erfassung der Eingabe des Bitpaares, bestehend aus einem Informationsbit und einem Paritätsbit, und Wählen einer Ausgabe der Vierpfadvergleichs-Pfadentscheidungseinrichtung (62) bei der Zeiteinstellung der Eingabe des Informationsbitpaares.

2. Sequentieller Dekodierer nach Anspruch 1, der weiter einen Pfadspeicher (6) zum Empfangen und Halten einer Ausgabe der Pfadentscheidungseinrichtung (4') aufweist;

wobei jede Einrichtung der Zweipfadvergleichs- Pfadentscheidungseinrichtung (61) und der Vierpfadvergleichs-Pfadentscheidungseinrichtung (62) eine Schieberegistereinrichtung (14, 15) zum Überführen jedes Ausgangsbits der Pfadentscheidungseinrichtung (4') durch Verschieben zwischen der Pfadentscheidungseinrichtung (4') und dem Pfadspeicher (6) aufweist.

3. Sequentieller Dekodierer nach Anspruch 2, bei dem die Zweipfadvergleichs-Pfadentscheidungseinrichtung (61) und die Vierpfadvergleichs-Pfadentscheidungseinrichtung (62) jeweils einen internen Kodierer zusammen mit jedem der genannten Schieberegister umfaßt.

4. Sequentieller Dekodierer nach Anspruch 1, der weiter einen Pointer (2) zum Ausgeben einer Operationsadresse der Pfadentscheidungseinrichtung (4') entsprechend jedem Bitpaar umfaßt, das in die Pfadentscheidungseinrichtung (4') eingegeben wird und daß

die Paritätsbitzeitgabeerfassungseinrichtung (64) die Zeiteinstellung der Eingabe des Bitpaares, bestehend aus einem Informationsbit und einem Paritätsbit, durch Überwachen jeder Ausgabe des Pointers (2) erfaßt.