JP2531533B2 - 逐次復号器 - Google Patents
逐次復号器Info
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- 230000009897 systematic effect Effects 0.000 claims description 13
- 238000001514 detection method Methods 0.000 claims description 6
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
- H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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Description
【発明の詳細な説明】 〔概要〕 組織符号を用い、パンクチャド方式により高符号化率
とした受信信号の誤り訂正復号を行う逐次復号器に関
し、 高符号化率の組織符号の復合を高速化することを目的
とし、 組織符号のパリティビットの一部を除去した高符号化
率の受信信号の誤り訂正復号を行うファノ型の逐次復号
器に於いて、受信シンボルを蓄積するバッファメモリ
と、パス探索に於けるノードのアドレスを示すポインタ
と、前記ポインタからのポインタ値をデコードしてパリ
ティビットのシンボルを含むアドレスか否か識別し、該
パリティビットのシンボルを含む時は二者択一のパス判
定切替信号を出力し、該パリティビットのシンボルを含
まない時は四者択一のパス判定切替信号を出力するパリ
ティビット検出回路と、パス探索方向と前記パス判定切
替信号とにより最尤ブランチメトリックと復号ビットを
算出するブランチメトリック演算部と、前記ブランチメ
トリックを積算してパスメトリックを求め、閾値との比
較結果から前記パス探索方向を制御する方向制御回路
と、パスの経歴を示す復号ビットを蓄積するパスメモリ
とを備えて構成した。
とした受信信号の誤り訂正復号を行う逐次復号器に関
し、 高符号化率の組織符号の復合を高速化することを目的
とし、 組織符号のパリティビットの一部を除去した高符号化
率の受信信号の誤り訂正復号を行うファノ型の逐次復号
器に於いて、受信シンボルを蓄積するバッファメモリ
と、パス探索に於けるノードのアドレスを示すポインタ
と、前記ポインタからのポインタ値をデコードしてパリ
ティビットのシンボルを含むアドレスか否か識別し、該
パリティビットのシンボルを含む時は二者択一のパス判
定切替信号を出力し、該パリティビットのシンボルを含
まない時は四者択一のパス判定切替信号を出力するパリ
ティビット検出回路と、パス探索方向と前記パス判定切
替信号とにより最尤ブランチメトリックと復号ビットを
算出するブランチメトリック演算部と、前記ブランチメ
トリックを積算してパスメトリックを求め、閾値との比
較結果から前記パス探索方向を制御する方向制御回路
と、パスの経歴を示す復号ビットを蓄積するパスメモリ
とを備えて構成した。
本発明は、組織符号を用い、パンクチャド方式により
高符号化率とした受信信号の誤り訂正復号を行う逐次復
号器に関するものである。
高符号化率とした受信信号の誤り訂正復号を行う逐次復
号器に関するものである。
逐次復号器は、局所的に最も確からしいパスを選択す
ることにより、畳込み符号の誤り訂正復号を行うもので
あり、ファノ型やスタック型等が知られている。又畳込
み符号としては、所定長のブロック単位で畳込み処理を
行い、それによって得られたパリティビットと、情報ビ
ットとからなる組織符号を用いる場合が多いものであ
る。又符号化率を高くする為に、組織符号の中のパリテ
ィビットの一部を省略して伝送し、受信側で、省略され
たパリティビットにダミービットを挿入して復号するパ
ンクチャド方式が知られている。この方法は、伝送効率
を向上することができるが、誤り訂正復号処理に要する
時間が長くなるので、処理時間の短縮が要望されてい
る。
ることにより、畳込み符号の誤り訂正復号を行うもので
あり、ファノ型やスタック型等が知られている。又畳込
み符号としては、所定長のブロック単位で畳込み処理を
行い、それによって得られたパリティビットと、情報ビ
ットとからなる組織符号を用いる場合が多いものであ
る。又符号化率を高くする為に、組織符号の中のパリテ
ィビットの一部を省略して伝送し、受信側で、省略され
たパリティビットにダミービットを挿入して復号するパ
ンクチャド方式が知られている。この方法は、伝送効率
を向上することができるが、誤り訂正復号処理に要する
時間が長くなるので、処理時間の短縮が要望されてい
る。
ファノ型の逐次復号器は、パンクチャド方式の逐次復
号器に比較して、１回の演算に要する時間が短くて済む
利点がある。第７図は従来例のファノ型の逐次復号器の
要部ブロック図を示す。同図に於いて、40はダミービッ
ト挿入回路、41は受信バッファ、42は前方ブランチメト
リック演算回路、43は後方ブランチメトリック演算回
路、44,45は加算器、46はパス判定部、47は制御部、48
は出力バッファであり、受信シンボルは、情報ビットと
パリティビットとからなる組織符号のQPSK変調受信信号
を復調して得られたものである。
号器に比較して、１回の演算に要する時間が短くて済む
利点がある。第７図は従来例のファノ型の逐次復号器の
要部ブロック図を示す。同図に於いて、40はダミービッ
ト挿入回路、41は受信バッファ、42は前方ブランチメト
リック演算回路、43は後方ブランチメトリック演算回
路、44,45は加算器、46はパス判定部、47は制御部、48
は出力バッファであり、受信シンボルは、情報ビットと
パリティビットとからなる組織符号のQPSK変調受信信号
を復調して得られたものである。
受信シンボルはダミービット挿入回路40に加えられ
て、送信側で省略されたパリティビットにダミービット
を挿入し、そのダミービットを挿入したパリティビット
位置に於けるファノメトリックの演算を禁止する演算禁
止信号を受信バッファ41を介して、前方ブランチメトリ
ック演算回路42と後方ブランチメトリック演算回路43と
に加えるものであり、ダミービットが挿入された受信シ
ンボルは受信バッファ41に順次蓄積され、制御部47の制
御により読出され、前方ブランチメトリック演算回路42
と後方ブランチメトリック演算回路43とに加えられ、算
出された前方ブランチメトリックと後方ブランチメトリ
ックとがそれぞれ加算器44,45に加えられ、パス判定部4
6からの前回のパスメトリックと加算されて、今回の前
方パスメトリックと後方パスメトリックとしてパス判定
部46に加えられる。
て、送信側で省略されたパリティビットにダミービット
を挿入し、そのダミービットを挿入したパリティビット
位置に於けるファノメトリックの演算を禁止する演算禁
止信号を受信バッファ41を介して、前方ブランチメトリ
ック演算回路42と後方ブランチメトリック演算回路43と
に加えるものであり、ダミービットが挿入された受信シ
ンボルは受信バッファ41に順次蓄積され、制御部47の制
御により読出され、前方ブランチメトリック演算回路42
と後方ブランチメトリック演算回路43とに加えられ、算
出された前方ブランチメトリックと後方ブランチメトリ
ックとがそれぞれ加算器44,45に加えられ、パス判定部4
6からの前回のパスメトリックと加算されて、今回の前
方パスメトリックと後方パスメトリックとしてパス判定
部46に加えられる。
パス判定部46は、前方パスメトリックと後方パスメト
リックとを用いてパス判定を行い、パス判定部46の内部
符号器から復号ビットが出力バッファ48に転送される。
その時の前方パスメトリックが次回のパスメトリックと
して出力されて加算器44,45に加えられる。そして、制
御部47から受信バッファ41に加えられる読出アドレスが
歩進される。
リックとを用いてパス判定を行い、パス判定部46の内部
符号器から復号ビットが出力バッファ48に転送される。
その時の前方パスメトリックが次回のパスメトリックと
して出力されて加算器44,45に加えられる。そして、制
御部47から受信バッファ41に加えられる読出アドレスが
歩進される。
前進によるパス探索時は、前述のように、順次受信バ
ッファ41から受信シンボルが読出されることになるが、
前方パスメトリックが閾値を切るような場合は、後進に
よるパス探索に移行するもので、その時は、出力バッフ
ァ48から前回の復号ビットを含めて、符号の拘束長分の
ビットがパス判定部46の内部符号器に戻される。又制御
部47からの受信バッファ41に加えられる読出アドレスが
後退される。
ッファ41から受信シンボルが読出されることになるが、
前方パスメトリックが閾値を切るような場合は、後進に
よるパス探索に移行するもので、その時は、出力バッフ
ァ48から前回の復号ビットを含めて、符号の拘束長分の
ビットがパス判定部46の内部符号器に戻される。又制御
部47からの受信バッファ41に加えられる読出アドレスが
後退される。
第８図はファノ・アルゴリズムの説明図で、（１）点
のパスメトリックと閾値D0とが、パス判定部46に於いて
比較され、前進によるパス探索時には、（２）〜（７）
点のパスメトリックと、このパスメトリックの増大に対
応して大きくした閾値2D0,3D0,4D0とが比較される。
のパスメトリックと閾値D0とが、パス判定部46に於いて
比較され、前進によるパス探索時には、（２）〜（７）
点のパスメトリックと、このパスメトリックの増大に対
応して大きくした閾値2D0,3D0,4D0とが比較される。
又（８）点では、パスメトリックが前回の（７）点に
於ける閾値4D0を切ることになるから、後進によるパス
探索に移行し、（７）点に於いて閾値4D0を切らない他
のパスが存在するか否か判定され、存在しない場合は、
前の（６）点に戻り、閾値4D0を切らない他のパスが存
在するか否か判定される。この時に、（11）点が閾値4D
0を切らない他のパスとなる場合は、それを正しいパス
として、前進によるパス探索に移行し、例えば、（12）
点に進むことになる。
於ける閾値4D0を切ることになるから、後進によるパス
探索に移行し、（７）点に於いて閾値4D0を切らない他
のパスが存在するか否か判定され、存在しない場合は、
前の（６）点に戻り、閾値4D0を切らない他のパスが存
在するか否か判定される。この時に、（11）点が閾値4D
0を切らない他のパスとなる場合は、それを正しいパス
として、前進によるパス探索に移行し、例えば、（12）
点に進むことになる。
又（12）点が存在しないで、（11）点からは（13）点
のように、閾値4D0を切るパスのみの場合は、（６）点
の前の（５）点まで戻り、閾値4D0を切らない他のパス
が存在するか否か判定され、存在しない場合は閾値を3D
0に下げて（５）点から前進によるパス探索に移行す
る。この場合、（５）点から分岐した（14）点は閾値3D
0を切らないが、（14）点の次の（15）点は閾値3D0を切
るから、（15）点までのパスは誤ったパスと判定され
る。
のように、閾値4D0を切るパスのみの場合は、（６）点
の前の（５）点まで戻り、閾値4D0を切らない他のパス
が存在するか否か判定され、存在しない場合は閾値を3D
0に下げて（５）点から前進によるパス探索に移行す
る。この場合、（５）点から分岐した（14）点は閾値3D
0を切らないが、（14）点の次の（15）点は閾値3D0を切
るから、（15）点までのパスは誤ったパスと判定され
る。
前述のように、前進によるパス探索を行い、パスメト
リックの増大に対して閾値を大きくし、閾値を切る場合
は、後進によるパス探索に移行し、閾値を切らないパス
が全くない場合は、閾値を下げてパス探索を行うもの
で、実線で示すように、（１）〜（10）が正しいパスと
判定される。
リックの増大に対して閾値を大きくし、閾値を切る場合
は、後進によるパス探索に移行し、閾値を切らないパス
が全くない場合は、閾値を下げてパス探索を行うもの
で、実線で示すように、（１）〜（10）が正しいパスと
判定される。
前進によるパス探索時は、受信バッファ41から順次受
信シンボルが読出されるが、後進によるパス探索時は、
既に読出された受信シンボルが再び受信バッファ41から
読出される。従って、伝送誤りが多い場合は、後進によ
るパス探索に移行する状態が多くなり、１ブロックの復
号処理割当時間内に復号処理が終了しない場合が生じ
る。このような場合は、組織符号を用いているから、少
なくとも伝送誤り以上の誤りが含まれていない情報ビッ
トをそのまま簡易復号ビットとして出力する制御が行わ
れる。
信シンボルが読出されるが、後進によるパス探索時は、
既に読出された受信シンボルが再び受信バッファ41から
読出される。従って、伝送誤りが多い場合は、後進によ
るパス探索に移行する状態が多くなり、１ブロックの復
号処理割当時間内に復号処理が終了しない場合が生じ
る。このような場合は、組織符号を用いているから、少
なくとも伝送誤り以上の誤りが含まれていない情報ビッ
トをそのまま簡易復号ビットとして出力する制御が行わ
れる。
又符号化率1/2の符号化データは、送信データの１ビ
ットを情報ビットとし、これに畳込み処理により得られ
たパリティビットを付加したものであり、この場合、情
報ビットのみを伝送する場合の２倍の伝送速度を必要と
することになるから、更に高符号化率符号を用いるパン
クチャド方式が知られている。例えば、前述のパリティ
ビットの一部を省略して、符号化率を3/4や7/8等とし、
受信側では、パリティビットを省略した位置にダミービ
ットを挿入し、元の1/2の符号化率のデータに戻して復
号する方式が一般的である。
ットを情報ビットとし、これに畳込み処理により得られ
たパリティビットを付加したものであり、この場合、情
報ビットのみを伝送する場合の２倍の伝送速度を必要と
することになるから、更に高符号化率符号を用いるパン
クチャド方式が知られている。例えば、前述のパリティ
ビットの一部を省略して、符号化率を3/4や7/8等とし、
受信側では、パリティビットを省略した位置にダミービ
ットを挿入し、元の1/2の符号化率のデータに戻して復
号する方式が一般的である。
前述のパンクチャド方式に於いても、ファノ型の逐次
復号器により復号する場合は、第８図に示すように、前
進によるパス探索が行われて、パスメトリックが閾値を
切るような場合に後進によるパス探索が行われるもので
あり、例えば、前述のように、符号化率1/2の組織符号
を、パリティビットの一部省略により、符号化率を3/4
とした場合、第９図に示すように、ダミービットの付加
により、ノードＡから前進によるパス探索が順次ノード
Ｆまで行われる。又ノードB,D,Fのパスメトリックが閾
値を切る場合には、後進によるパス探索に移行して、点
線で示すノードC,E,Gのパスメトリックが求められてパ
ス判定が行われる。特に、パンクチャド方式に於いて
は、パリティビットの一部を省略して伝送するものであ
るから、伝送誤りがパリティビットに対して生じた場合
に相当し、後進によるパス探索に移行することが多くな
り、復号速度を早くすることが困難となり、伝送速度が
制約される欠点があった。
復号器により復号する場合は、第８図に示すように、前
進によるパス探索が行われて、パスメトリックが閾値を
切るような場合に後進によるパス探索が行われるもので
あり、例えば、前述のように、符号化率1/2の組織符号
を、パリティビットの一部省略により、符号化率を3/4
とした場合、第９図に示すように、ダミービットの付加
により、ノードＡから前進によるパス探索が順次ノード
Ｆまで行われる。又ノードB,D,Fのパスメトリックが閾
値を切る場合には、後進によるパス探索に移行して、点
線で示すノードC,E,Gのパスメトリックが求められてパ
ス判定が行われる。特に、パンクチャド方式に於いて
は、パリティビットの一部を省略して伝送するものであ
るから、伝送誤りがパリティビットに対して生じた場合
に相当し、後進によるパス探索に移行することが多くな
り、復号速度を早くすることが困難となり、伝送速度が
制約される欠点があった。
本発明は、高符号化率の組織符号の復号速度を向上さ
せることを目的とするものである。
せることを目的とするものである。
本発明の逐次復号器は、パリティビットを含むか含ま
ないかにより、二者択一（２パス判定）と四者択一（４
パス判定）とを切替えて、復号速度を向上するものであ
り、第１図を参照して説明する。
ないかにより、二者択一（２パス判定）と四者択一（４
パス判定）とを切替えて、復号速度を向上するものであ
り、第１図を参照して説明する。
受信シンボルを蓄積するバッファメモリ１と、パス探
索に於けるノードのアドレスを示すポインタ２と、この
ポインタ２をデコードしてパリティビットのシンボルを
含むアドレスか否か識別し、パリティビットを含む時は
二者択一のパス判定切替信号を出力し、パリティビット
を含まない時は四者択一のパス選択切替信号を出力する
パリティビット検出回路３と、パス探索方向とパス判定
切替信号とにより最尤ブランチメトリックと復号ビット
を算出するブランチメトリック演算部４と、ブランチメ
トリックを積算してパスメトリックを求め、閾値との比
較結果からパス探索方向を制御する方向制御回路５と、
パスの経歴を示す復号ビットを蓄積するパスメモリ６と
を備えており、又復調部（図示せず）から得られるクロ
ック信号をカウントして、シンボルアドレスを形成する
アドレスカウンタ７等も備えている。
索に於けるノードのアドレスを示すポインタ２と、この
ポインタ２をデコードしてパリティビットのシンボルを
含むアドレスか否か識別し、パリティビットを含む時は
二者択一のパス判定切替信号を出力し、パリティビット
を含まない時は四者択一のパス選択切替信号を出力する
パリティビット検出回路３と、パス探索方向とパス判定
切替信号とにより最尤ブランチメトリックと復号ビット
を算出するブランチメトリック演算部４と、ブランチメ
トリックを積算してパスメトリックを求め、閾値との比
較結果からパス探索方向を制御する方向制御回路５と、
パスの経歴を示す復号ビットを蓄積するパスメモリ６と
を備えており、又復調部（図示せず）から得られるクロ
ック信号をカウントして、シンボルアドレスを形成する
アドレスカウンタ７等も備えている。
バッファメモリ１には、受信シンボルが順次蓄積さ
れ、前進によるパス探索時は、順次受信シンボルが読出
されてブランチメトリック演算部４に加えられ、復号ビ
ットはパスメモリ６に蓄積され、復号データとして出力
される。又方向制御回路５は、ブランチメトリック演算
部４からのブランチメトリックと閾値とを比較して、前
進によるパス探索か後進によるパス探索かのパス探索方
向の制御を行い、且つポインタ２の更新を制御する。
れ、前進によるパス探索時は、順次受信シンボルが読出
されてブランチメトリック演算部４に加えられ、復号ビ
ットはパスメモリ６に蓄積され、復号データとして出力
される。又方向制御回路５は、ブランチメトリック演算
部４からのブランチメトリックと閾値とを比較して、前
進によるパス探索か後進によるパス探索かのパス探索方
向の制御を行い、且つポインタ２の更新を制御する。
パリティビットを省略しない位置は予め定められてい
るから、パリティビット検出回路３によりポインタ２か
らのポインタ値をデコードすることにより、その位置を
識別することができる。そして、パリティビットを含む
場合は、二者択一のパス判定切替信号を出力し、パリテ
ィビットを含まない場合は、四者択一のパス判定切替信
号を出力する。それによって、ブランチメトリック演算
部４は、情報ビットとパリティビットとを用いて、二者
択一のパス判定を行い、又２ビットの情報ビットを用い
て、四者択一のパス判定を行うように、切替えて演算処
理するものである。
るから、パリティビット検出回路３によりポインタ２か
らのポインタ値をデコードすることにより、その位置を
識別することができる。そして、パリティビットを含む
場合は、二者択一のパス判定切替信号を出力し、パリテ
ィビットを含まない場合は、四者択一のパス判定切替信
号を出力する。それによって、ブランチメトリック演算
部４は、情報ビットとパリティビットとを用いて、二者
択一のパス判定を行い、又２ビットの情報ビットを用い
て、四者択一のパス判定を行うように、切替えて演算処
理するものである。
四者択一の場合は、二回の二者択一のパス判定を同時
に行う場合に相当するから、パス探索回数を減少させる
ことができる。換言すれば、復号速度を向上することが
できる。
に行う場合に相当するから、パス探索回数を減少させる
ことができる。換言すれば、復号速度を向上することが
できる。
以下図面を参照して本発明の実施例について詳細に説
明する。
明する。
第２図は本発明の実施例のブランチメトリック演算部
のブロック図であり、11は前方ブランチメトリック演算
回路、12は後方ブランチメトリック演算回路、13は内部
符号器、14,15は双方向シフトレジスタ、16〜21はフリ
ップフロップ（FF）、22,23はセレクタである。
のブロック図であり、11は前方ブランチメトリック演算
回路、12は後方ブランチメトリック演算回路、13は内部
符号器、14,15は双方向シフトレジスタ、16〜21はフリ
ップフロップ（FF）、22,23はセレクタである。
組織符号の情報ビットのパリティビットとは、それぞ
れＩチャネルとＱチャネルとを用いて、QPSK変調されて
送信されるのが一般的であり、パンクチャド方式に於い
ても、例えば、省略されずに情報ビットに付加されたパ
リティビットはＱチャネルで伝送される。
れＩチャネルとＱチャネルとを用いて、QPSK変調されて
送信されるのが一般的であり、パンクチャド方式に於い
ても、例えば、省略されずに情報ビットに付加されたパ
リティビットはＱチャネルで伝送される。
受信側に於いては、受信したQPSK変調波は90度位相差
の搬送波により、I,Qチャネルに復調されて、それらの
I,Qチャネルの受信シンボルは受信バッファ１（第１図
参照）に蓄積される。
の搬送波により、I,Qチャネルに復調されて、それらの
I,Qチャネルの受信シンボルは受信バッファ１（第１図
参照）に蓄積される。
この受信バッファからの受信シンボルが前方ブランチ
メトリック演算回路11と後方ブランチメトリック演算回
路12とに加えられ、それぞれ前方メトリックと後方メト
リックとが算出されて、第７図について説明したよう
に、前回のパスメトリックと加算されて、今回のパスメ
トリックが得られ、このパスメトリックを用いてパス判
定が行われる。
メトリック演算回路11と後方ブランチメトリック演算回
路12とに加えられ、それぞれ前方メトリックと後方メト
リックとが算出されて、第７図について説明したよう
に、前回のパスメトリックと加算されて、今回のパスメ
トリックが得られ、このパスメトリックを用いてパス判
定が行われる。
又前方ブランチメトリック演算回路11には、前述の受
信シンボルと、パリティビット位置を示す前方パス判定
切替信号と、符号化率信号と、前進による探索か後進に
よる探索かの検索方向切替信号と、スキップ信号と、内
部符号器13からの符号化ビットと、内部符号器13のシフ
トレジスタ14,15から後進によるパス探索時の復号ビッ
ト等が加えられ、前方ブランチメトリックと、復号ビッ
トとが出力される。
信シンボルと、パリティビット位置を示す前方パス判定
切替信号と、符号化率信号と、前進による探索か後進に
よる探索かの検索方向切替信号と、スキップ信号と、内
部符号器13からの符号化ビットと、内部符号器13のシフ
トレジスタ14,15から後進によるパス探索時の復号ビッ
ト等が加えられ、前方ブランチメトリックと、復号ビッ
トとが出力される。
内部符号器13は、双方向にシフト可能のシフトレジス
タ14,15と、フリップフロップ18〜21と、セレクタ22,23
等から構成され、シフトレジスタ14,15と加算器との関
連構成は、送信側の符号器と同一の構成を有し、再符号
化された符号化信号は、前方ブランチメトリック演算回
路11と後方ブランチメトリック演算回路12とに加えられ
る。又フリップフロップ18,20から復号ビットがパスメ
モリに加えられる。又後進によるパス探索時は、パスメ
モリから読出された復号ビットがセレクタ22,23とフリ
ップフロップ19,21とを介してシフトレジスタ14,15に加
えられる。
タ14,15と、フリップフロップ18〜21と、セレクタ22,23
等から構成され、シフトレジスタ14,15と加算器との関
連構成は、送信側の符号器と同一の構成を有し、再符号
化された符号化信号は、前方ブランチメトリック演算回
路11と後方ブランチメトリック演算回路12とに加えられ
る。又フリップフロップ18,20から復号ビットがパスメ
モリに加えられる。又後進によるパス探索時は、パスメ
モリから読出された復号ビットがセレクタ22,23とフリ
ップフロップ19,21とを介してシフトレジスタ14,15に加
えられる。
又後方ブランチメトリック演算回路12には、受信シン
ボルと、パリティビット位置を示す後方パス判定切替信
号と、符号化率信号と、内部符号器13からの符号化ビッ
トと、後進によるパス探索時の復号ビット等が加えら
れ、後方ブランチメトリックが出力される。
ボルと、パリティビット位置を示す後方パス判定切替信
号と、符号化率信号と、内部符号器13からの符号化ビッ
トと、後進によるパス探索時の復号ビット等が加えら
れ、後方ブランチメトリックが出力される。
第３図は本発明の実施例の前方ブランチメトリック演
算回路のブロック図であり、31は２パス判定回路、32は
４パス判定回路、33〜35はセレクタ、36,37は加算器、3
8,39はファノメトリックメモリ、40は加算器である。
算回路のブロック図であり、31は２パス判定回路、32は
４パス判定回路、33〜35はセレクタ、36,37は加算器、3
8,39はファノメトリックメモリ、40は加算器である。
前述のように、受信バッファからのI,Qチャネルの受
信シンボルは、２パス判定回路31と４パス判定回路32と
加算器36,37とに加えられる。そして、受信シンボル
と、セレクタ34,35を介した復号ビットとが加算器36,37
で加算され、その加算出力と符号化率信号とを用いてフ
ァノメトリックメモリ38,39から読出された内容が加算
器40で加算されて前方ブランチメトリックとして出力さ
れる。
信シンボルは、２パス判定回路31と４パス判定回路32と
加算器36,37とに加えられる。そして、受信シンボル
と、セレクタ34,35を介した復号ビットとが加算器36,37
で加算され、その加算出力と符号化率信号とを用いてフ
ァノメトリックメモリ38,39から読出された内容が加算
器40で加算されて前方ブランチメトリックとして出力さ
れる。
又２パス判定回路31は、二者択一のパス判定を行う為
のものであり、４パス判定回路32は、四者択一のパス判
定を行う為のものである。又探索向切替信号は、第１図
に於ける方向制御回路５から出力されるもので、パスメ
トリックが閾値を切る時は後進によるパス探索、切らな
い時は前進によるパス探索を示す信号となる。又スキッ
プ信号は、オーバフローから復号器を再起動させるまで
の状態を示し、復調部の位相不確定除去等に於いて正常
位相に補正する為、変換の組合せを変える信号である。
のものであり、４パス判定回路32は、四者択一のパス判
定を行う為のものである。又探索向切替信号は、第１図
に於ける方向制御回路５から出力されるもので、パスメ
トリックが閾値を切る時は後進によるパス探索、切らな
い時は前進によるパス探索を示す信号となる。又スキッ
プ信号は、オーバフローから復号器を再起動させるまで
の状態を示し、復調部の位相不確定除去等に於いて正常
位相に補正する為、変換の組合せを変える信号である。
又後戻り元の復号ビットは、後進によるパス探索時
に、内部符号器13のシフトレジスタ14,15から逆方向シ
フトによって出力される復号ビットであり、セレクタ33
〜35は、前方パス判定切替信号により制御され、パリテ
ィビットを含む場合は、２パス判定回路31からの復号ビ
ットが選択出力され、パリティビットを含まない場合
は、４パス判定回路32からの復号ビットが選択出力され
る。
に、内部符号器13のシフトレジスタ14,15から逆方向シ
フトによって出力される復号ビットであり、セレクタ33
〜35は、前方パス判定切替信号により制御され、パリテ
ィビットを含む場合は、２パス判定回路31からの復号ビ
ットが選択出力され、パリティビットを含まない場合
は、４パス判定回路32からの復号ビットが選択出力され
る。
第４図はパス判定の説明図であり、組織符号のパリテ
ィビットの３ビット毎に、その３ビットの中の連続する
２ビットを除去し、１ビットを残して符号化率を3/4と
した場合を示し、I1,I2,I3は情報ビット、Ｐはパリティ
ビットである。又情報ビットI2,I3はＩチャネル、情報
ビットI1とパリティビットＰとはＱチャネルにより伝送
される場合を示す。復調されたI,Qチャネルの受信シン
ボルが情報ビットI2,I3のみからなる場合は、前述のよ
うに、４パス判定を行い、情報ビットI1とパリティビッ
トＰとからなる場合は、２パス判定を行うものである。
ィビットの３ビット毎に、その３ビットの中の連続する
２ビットを除去し、１ビットを残して符号化率を3/4と
した場合を示し、I1,I2,I3は情報ビット、Ｐはパリティ
ビットである。又情報ビットI2,I3はＩチャネル、情報
ビットI1とパリティビットＰとはＱチャネルにより伝送
される場合を示す。復調されたI,Qチャネルの受信シン
ボルが情報ビットI2,I3のみからなる場合は、前述のよ
うに、４パス判定を行い、情報ビットI1とパリティビッ
トＰとからなる場合は、２パス判定を行うものである。
前述の符号化率3/4の高符号化率符号は、第５図に示
すように、情報ビットIiとパリティビットPi（ｉ＝1,2,
3,・・・）からなる符号化率1/2の符号化データから、
パリティビットの一部を省略したものであり、その場合
に、パリティビットP3,P6,・・・P3nを付加したとする
と、アドレスとしては、偶数番目にパリティビットが付
加されたことになる。従って、アドレスの下位１ビット
によりパリティビットを含む位置を識別することが可能
となる。このようにしてパリティビットを含む位置を識
別し、パス判定切替信号を得ることができる。従って、
符号化率3/4の場合は、２パス判定と４パス判定とが交
互に行われる。
すように、情報ビットIiとパリティビットPi（ｉ＝1,2,
3,・・・）からなる符号化率1/2の符号化データから、
パリティビットの一部を省略したものであり、その場合
に、パリティビットP3,P6,・・・P3nを付加したとする
と、アドレスとしては、偶数番目にパリティビットが付
加されたことになる。従って、アドレスの下位１ビット
によりパリティビットを含む位置を識別することが可能
となる。このようにしてパリティビットを含む位置を識
別し、パス判定切替信号を得ることができる。従って、
符号化率3/4の場合は、２パス判定と４パス判定とが交
互に行われる。
又符号化率7/8の高符号化率符号は、符号化率1/2の符
号の７ビットの情報ビットに対応する７ビットのパリテ
ィビットから６ビットを省略して１ビットのパリティビ
ットを付加したものであり、この場合、パリティビット
の挿入位置を、アドレスの下位２ビットが例えば“00"
の時と判定するように構成することができる。従って、
４パス判定を３回行った後に、２パス判定を１回行うこ
とになる。
号の７ビットの情報ビットに対応する７ビットのパリテ
ィビットから６ビットを省略して１ビットのパリティビ
ットを付加したものであり、この場合、パリティビット
の挿入位置を、アドレスの下位２ビットが例えば“00"
の時と判定するように構成することができる。従って、
４パス判定を３回行った後に、２パス判定を１回行うこ
とになる。
このように、符号化率を（2n−１）/2nとすると、４
パス判定を（ｎ−１）回行った後に、２パス判定を１回
行うことになる。
パス判定を（ｎ−１）回行った後に、２パス判定を１回
行うことになる。
前述のパス判定切替信号が前方ブランチメトリック演
算回路11と後方ブランチメトリック演算回路12とに加え
られることになり、第３図に於いては、セレクタ33〜35
が制御されて、パリティビットを含まない時は、４パス
判定回路32からの前方探索終了信号がセレクタ33から、
又復号ビットがセレクタ34,35からそれぞれ出力され
る。又パリティビットを含む時は、２パス判定回路31か
らの前方探索終了信号がセレクタ33から、復号ビットが
セレクタ34,35からそれぞれ出力される。
算回路11と後方ブランチメトリック演算回路12とに加え
られることになり、第３図に於いては、セレクタ33〜35
が制御されて、パリティビットを含まない時は、４パス
判定回路32からの前方探索終了信号がセレクタ33から、
又復号ビットがセレクタ34,35からそれぞれ出力され
る。又パリティビットを含む時は、２パス判定回路31か
らの前方探索終了信号がセレクタ33から、復号ビットが
セレクタ34,35からそれぞれ出力される。
従って、ノードＡからノードＦまでのパス探索回数
は、従来例では、第９図に示すように３回となるが、本
発明によれば、第４図に示すように２回となり、高速化
を図ることができる。
は、従来例では、第９図に示すように３回となるが、本
発明によれば、第４図に示すように２回となり、高速化
を図ることができる。
第６図は前方ブランチメトリック演算のフローチャー
トであり、パス探索方向が前方（前進によるパス探索）
であるか否か判別し、前方であると、最大ブランチメ
トリックとその復号ビットとを出力する。又後方（後
進によるパス探索）であると、最小ブランチメトリック
の枝から後戻りしたか否か判定する。後戻りした場合
は、前方パス探索終了信号を出力する。又後戻りしな
い場合は、後戻りした枝の次の小さいブランチメトリッ
クとその復号ビットとを出力する。
トであり、パス探索方向が前方（前進によるパス探索）
であるか否か判別し、前方であると、最大ブランチメ
トリックとその復号ビットとを出力する。又後方（後
進によるパス探索）であると、最小ブランチメトリック
の枝から後戻りしたか否か判定する。後戻りした場合
は、前方パス探索終了信号を出力する。又後戻りしな
い場合は、後戻りした枝の次の小さいブランチメトリッ
クとその復号ビットとを出力する。
例えば、第４図に於いて、前進によるパス探索時、ノ
ードＡに於いては、情報ビットのみであるから、ブラン
チメトリックが最大の例えばノードＢが四者択一で選択
される。そして、ノードＢに於いては、パリティビット
を含むから、ブランチメトリックが最大の例えばノード
Ｆが二者択一で選択される。
ードＡに於いては、情報ビットのみであるから、ブラン
チメトリックが最大の例えばノードＢが四者択一で選択
される。そして、ノードＢに於いては、パリティビット
を含むから、ブランチメトリックが最大の例えばノード
Ｆが二者択一で選択される。
又ノードＦから最大ブランチメトリックのノードが四
者択一で選択される時、各ノードのパスメトリックが閾
値を切る場合は、ノードＢに後戻りし、ノードＧから次
の枝が伸ばされる。又ノードF,Gから伸ばしても、何れ
もパスメトリックが閾値を切る場合は、ノードＡに後戻
りし、ブランチメトリックの大きさの順に順次選択さ
れ、何れのノードC,D,Eから枝を伸ばしても、パスメト
リックが閾値を切る場合は、ノードＡの前のノードに後
戻りすることになる。
者択一で選択される時、各ノードのパスメトリックが閾
値を切る場合は、ノードＢに後戻りし、ノードＧから次
の枝が伸ばされる。又ノードF,Gから伸ばしても、何れ
もパスメトリックが閾値を切る場合は、ノードＡに後戻
りし、ブランチメトリックの大きさの順に順次選択さ
れ、何れのノードC,D,Eから枝を伸ばしても、パスメト
リックが閾値を切る場合は、ノードＡの前のノードに後
戻りすることになる。
前述のように、４パス判定を含むことにより、後進に
よるパス探索が極端に多くなければ、パス探索回数を削
減することが可能となる。
よるパス探索が極端に多くなければ、パス探索回数を削
減することが可能となる。
以上説明したように、本発明は、バッファメモリ１に
蓄積された受信シンボルをポインタ２からのポインタ値
をデコードしてパリティビットのシンボルを含むアドレ
スか否かパリティビット検出回路３で検出し、パリティ
ビットを含む時は二者択一のパス判定切替信号を出力
し、パリティビットを含まない時は四者択一のパス判定
切替信号を出力する。そして、ブランチメトリック演算
回路４に於いて、パス探索方向とパス判定切替信号とに
より、最尤ブランチメトリックの復号ビットとを算出
し、復号ビットをパスメモリ６に蓄積し、ブランチメト
リックを方向制御回路５により積算してパスメトリック
を求めて閾値と比較し、閾値を切る時はパス探索方向を
後進に切替えるものであり、パンクチャド方式によりパ
リティビットを含まない情報ビットのみの場合は４パス
判定を行うものであるから、常に２パス判定を行う従来
例に比較して、パス探索回数を削減することが可能とな
る。従って、後進によるパス探索が行われる場合でも、
復号速度を向上することができる。
蓄積された受信シンボルをポインタ２からのポインタ値
をデコードしてパリティビットのシンボルを含むアドレ
スか否かパリティビット検出回路３で検出し、パリティ
ビットを含む時は二者択一のパス判定切替信号を出力
し、パリティビットを含まない時は四者択一のパス判定
切替信号を出力する。そして、ブランチメトリック演算
回路４に於いて、パス探索方向とパス判定切替信号とに
より、最尤ブランチメトリックの復号ビットとを算出
し、復号ビットをパスメモリ６に蓄積し、ブランチメト
リックを方向制御回路５により積算してパスメトリック
を求めて閾値と比較し、閾値を切る時はパス探索方向を
後進に切替えるものであり、パンクチャド方式によりパ
リティビットを含まない情報ビットのみの場合は４パス
判定を行うものであるから、常に２パス判定を行う従来
例に比較して、パス探索回数を削減することが可能とな
る。従って、後進によるパス探索が行われる場合でも、
復号速度を向上することができる。
第１図は本発明の原理説明図、第２図は本発明の実施例
のブランチメトリック演算部のブロック図、第３図は本
発明の実施例の前方ブランチメトリック演算回路のブロ
ック図、第４図はパス判定の説明図、第５図は高符号化
率符号の説明図、第６図は前方ブランチメトリック演算
のフローチャート、第７図は従来例のファノ型の逐次復
号器の要部ブロック図、第８図はファノ・アルゴリズム
の説明図、第９図はパス探索の説明図である。 １はバッファメモリ、２はポインタ、３はパリティビッ
ト検出回路、４はブランチメトリック演算部、５は方向
制御回路、６はパスメモリ、７はアドレスカウンタであ
る。
のブランチメトリック演算部のブロック図、第３図は本
発明の実施例の前方ブランチメトリック演算回路のブロ
ック図、第４図はパス判定の説明図、第５図は高符号化
率符号の説明図、第６図は前方ブランチメトリック演算
のフローチャート、第７図は従来例のファノ型の逐次復
号器の要部ブロック図、第８図はファノ・アルゴリズム
の説明図、第９図はパス探索の説明図である。 １はバッファメモリ、２はポインタ、３はパリティビッ
ト検出回路、４はブランチメトリック演算部、５は方向
制御回路、６はパスメモリ、７はアドレスカウンタであ
る。
Claims (1)
- 【請求項１】組織符号のパリティビットを一定のビット
数間隔毎に除去した高符号化率の受信信号の誤り訂正復
号を行うファノ型の逐次復号器に於いて、 受信シンボルを蓄積するバッファメモリ（１）と、 前進によるパス探索によってプラスされ、後進によるパ
ス探索によってマイナスされて、パス探索に於けるノー
ドのアドレスを示すポインタ（２）と、 前記ポインタ（２）からのポインタ値をデコードしてパ
リティビットのシンボルを含むアドレスか否かを識別
し、該パリティビットのシンボルを含む時は二者択一の
パス判定切替信号を出力し、該パリティビットのシンボ
ルを含まない時は四者択一のパス判定切替信号を出力す
るパリティビット検出回路（３）と、 パス探索方向と前記パス判定切替信号とにより最尤ブラ
ンチメトリックと復号ビットを算出するブランチメトリ
ック演算部（４）と、 前記ブランチメトリックを演算してパスメトリックを求
め、閾値との比較結果から前記パス探索方向を制御する
方向制御回路（５）と、 パスの経歴を示す復号ビットを蓄積するパスメモリ
（６）とを備えた ことを特徴とする逐次復号器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63209512A JP2531533B2 (ja) | 1988-08-25 | 1988-08-25 | 逐次復号器 |
| CA000609175A CA1320582C (en) | 1988-08-25 | 1989-08-23 | Sequential decoder |
| US07/398,501 US5014275A (en) | 1988-08-25 | 1989-08-25 | Sequential decoder |
| DE89115740T DE68907150T2 (de) | 1988-08-25 | 1989-08-25 | Sequentieller Dekodierer. |
| EP89115740A EP0355850B1 (en) | 1988-08-25 | 1989-08-25 | Sequential decoder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63209512A JP2531533B2 (ja) | 1988-08-25 | 1988-08-25 | 逐次復号器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0258927A JPH0258927A (ja) | 1990-02-28 |
| JP2531533B2 true JP2531533B2 (ja) | 1996-09-04 |
Family
ID=16574024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63209512A Expired - Fee Related JP2531533B2 (ja) | 1988-08-25 | 1988-08-25 | 逐次復号器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5014275A (ja) |
| EP (1) | EP0355850B1 (ja) |
| JP (1) | JP2531533B2 (ja) |
| CA (1) | CA1320582C (ja) |
| DE (1) | DE68907150T2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3911999A1 (de) * | 1989-04-12 | 1990-10-18 | Philips Patentverwaltung | Uebertragungssystem |
| US5230003A (en) * | 1991-02-08 | 1993-07-20 | Ericsson-Ge Mobile Communications Holding, Inc. | Decoding system for distinguishing different types of convolutionally-encoded signals |
| US5428646A (en) * | 1992-12-24 | 1995-06-27 | Motorola, Inc. | Device and method for frame synchronization in a multi-level trellis coding system |
| US5586128A (en) * | 1994-11-17 | 1996-12-17 | Ericsson Ge Mobile Communications Inc. | System for decoding digital data using a variable decision depth |
| JPH08167919A (ja) * | 1994-12-13 | 1996-06-25 | Nec Corp | ディジタル復調装置 |
| US6026121A (en) * | 1997-07-25 | 2000-02-15 | At&T Corp | Adaptive per-survivor processor |
| US6134277A (en) * | 1997-09-04 | 2000-10-17 | Ericsson Inc | System and method for self-adaptive maximum likelihood sequence detection |
| US6725417B2 (en) * | 2000-03-14 | 2004-04-20 | Machine Learning Laboratory, Inc. | Sequential decoding apparatus and method |
| JP3737388B2 (ja) * | 2000-06-21 | 2006-01-18 | 株式会社 機械学習研究所 | 最尤符号探索装置及び方法 |
| US6741981B2 (en) * | 2001-03-02 | 2004-05-25 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration (Nasa) | System, method and apparatus for conducting a phrase search |
| US6823333B2 (en) * | 2001-03-02 | 2004-11-23 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | System, method and apparatus for conducting a keyterm search |
| JP4923347B2 (ja) * | 2001-07-25 | 2012-04-25 | パナソニック株式会社 | 薄膜シートの製造方法 |
| US7298798B1 (en) * | 2001-08-24 | 2007-11-20 | Mediatek, Inc. | Method and system for decoding block codes |
| US7712013B2 (en) * | 2005-03-18 | 2010-05-04 | Intel Corporation | Block decoding methods and apparatus |
| JP2007175720A (ja) * | 2005-12-27 | 2007-07-12 | Yamada Dobby Co Ltd | エキスパンドメタルの製造方法と装置 |
| KR101134064B1 (ko) * | 2007-05-14 | 2012-04-13 | 삼성전자주식회사 | 오류 제어 코드의 펑쳐링 장치 및 방법 |
| JP6405417B1 (ja) | 2017-06-22 | 2018-10-17 | 株式会社小林製作所 | コンタクトロール |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3457562A (en) * | 1964-06-22 | 1969-07-22 | Massachusetts Inst Technology | Error correcting sequential decoder |
| US3815028A (en) * | 1972-08-09 | 1974-06-04 | Itt | Maximum-likelihood detection system |
| US4015238A (en) * | 1975-11-24 | 1977-03-29 | Harris Corporation | Metric updater for maximum likelihood decoder |
| GB8315363D0 (en) * | 1983-06-03 | 1983-07-06 | Gordon J A | Decoding errorcorrecting codes |
| US4669084A (en) * | 1985-05-23 | 1987-05-26 | Harris Corporation | Error correction processing scheme for sequential codec |
| US4730322A (en) * | 1985-09-27 | 1988-03-08 | California Institute Of Technology | Method and apparatus for implementing a maximum-likelihood decoder in a hypercube network |
| JPS62183226A (ja) * | 1986-02-07 | 1987-08-11 | Fujitsu Ltd | シ−ケンシャル復号器 |
| CA1260143A (en) * | 1986-02-24 | 1989-09-26 | Atsushi Yamashita | Path trace viterbi decoder |
-
1988
- 1988-08-25 JP JP63209512A patent/JP2531533B2/ja not_active Expired - Fee Related
-
1989
- 1989-08-23 CA CA000609175A patent/CA1320582C/en not_active Expired - Fee Related
- 1989-08-25 DE DE89115740T patent/DE68907150T2/de not_active Expired - Fee Related
- 1989-08-25 EP EP89115740A patent/EP0355850B1/en not_active Expired - Lifetime
- 1989-08-25 US US07/398,501 patent/US5014275A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0355850B1 (en) | 1993-06-16 |
| EP0355850A2 (en) | 1990-02-28 |
| DE68907150T2 (de) | 1993-12-02 |
| JPH0258927A (ja) | 1990-02-28 |
| DE68907150D1 (de) | 1993-07-22 |
| EP0355850A3 (en) | 1990-07-18 |
| CA1320582C (en) | 1993-07-20 |
| US5014275A (en) | 1991-05-07 |
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