JPH0254623A - 多段アナログ・デジタル変換器 - Google Patents
多段アナログ・デジタル変換器Info
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- JPH0254623A JPH0254623A JP1172857A JP17285789A JPH0254623A JP H0254623 A JPH0254623 A JP H0254623A JP 1172857 A JP1172857 A JP 1172857A JP 17285789 A JP17285789 A JP 17285789A JP H0254623 A JPH0254623 A JP H0254623A
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- 238000006243 chemical reaction Methods 0.000 claims description 21
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- 238000005070 sampling Methods 0.000 abstract 1
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- 230000007613 environmental effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1009—Calibration
- H03M1/1033—Calibration over the full range of the converter, e.g. for correcting differential non-linearity
- H03M1/1038—Calibration over the full range of the converter, e.g. for correcting differential non-linearity by storing corrected or correction values in one or more digital look-up tables
- H03M1/1052—Calibration over the full range of the converter, e.g. for correcting differential non-linearity by storing corrected or correction values in one or more digital look-up tables using two or more look-up tables each corresponding to a different type of error, e.g. for offset, gain error and non-linearity error respectively
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
- H03M1/164—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages
- H03M1/167—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages all stages comprising simultaneous converters
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多段アナログ・デジタル変換器（以下ＡＤＣと
いう）、特に最初の校正時に設定された後、ＡＤＣの動
作中に各回路段に対して適切な誤差補正レベルを維持し
、量子化誤差を最小にする自動校正多段ＡＤＣ装置に関
するゆ 〔従来の技術〕 連続的にツー４ド化即ちデジタイズする高速ＡＤＣは、
通常、“フラッシュ”即ち全並列設計で構成されている
。この様なのＡＤＣは、全ての量子化レベルに対し比較
器、電圧基準及びデジタル変換器を必要とするので、構
成が複雑な超高速変換技法である。したがって、１９８
５年８月１３日に発行された米国特許第４，５３５．３
１９号明細書に記載された２段フラッシュ式ＡＤＣ又は
ウヱスコン／８２プロフェッショナル・プログラム・セ
ツション・レコード３０に開示された３段ＡＤＣの様な
多段式ＡＤＣは、変換速度は抑制されるが、はるかに少
ない構成要素で高分解能が得られる。基本的多段ＡＤＣ
は、デジタイズされるアナログ信号が入力、される第１
量子化回路、第１量子化回路の出力を等価アナログ信号
に変換する第１デジタル・アナログ変換器（以下ＤＡＣ
という）、入力アナログ信号から等価アナログ信号を減
算して差信号を生成する手段、この差信号が入力される
入力される第２量子化回路、第２ＤＡＣ１差信号から第
２ＤＡＣの出力を減算して第２差信号を生成する手段、
第２差信号が入力される第３量子化回路等を含んでいる
。デジタル補正回路は複数の量子化回路からの出力信号
を受は取り、入力アナログ信号に相当する最終的出力デ
ジタル値を生成する。
いう）、特に最初の校正時に設定された後、ＡＤＣの動
作中に各回路段に対して適切な誤差補正レベルを維持し
、量子化誤差を最小にする自動校正多段ＡＤＣ装置に関
するゆ 〔従来の技術〕 連続的にツー４ド化即ちデジタイズする高速ＡＤＣは、
通常、“フラッシュ”即ち全並列設計で構成されている
。この様なのＡＤＣは、全ての量子化レベルに対し比較
器、電圧基準及びデジタル変換器を必要とするので、構
成が複雑な超高速変換技法である。したがって、１９８
５年８月１３日に発行された米国特許第４，５３５．３
１９号明細書に記載された２段フラッシュ式ＡＤＣ又は
ウヱスコン／８２プロフェッショナル・プログラム・セ
ツション・レコード３０に開示された３段ＡＤＣの様な
多段式ＡＤＣは、変換速度は抑制されるが、はるかに少
ない構成要素で高分解能が得られる。基本的多段ＡＤＣ
は、デジタイズされるアナログ信号が入力、される第１
量子化回路、第１量子化回路の出力を等価アナログ信号
に変換する第１デジタル・アナログ変換器（以下ＤＡＣ
という）、入力アナログ信号から等価アナログ信号を減
算して差信号を生成する手段、この差信号が入力される
入力される第２量子化回路、第２ＤＡＣ１差信号から第
２ＤＡＣの出力を減算して第２差信号を生成する手段、
第２差信号が入力される第３量子化回路等を含んでいる
。デジタル補正回路は複数の量子化回路からの出力信号
を受は取り、入力アナログ信号に相当する最終的出力デ
ジタル値を生成する。
〔発明が解決しようとする課題〕
タイミングは、異なる回路構成要素へのストローブ・パ
ルスを発生するタイミング回路により供給される。各ス
トローブ・パルス及び基準ストローブ・パルスの時間関
係は固定されている。正確な変換のためには、各ストロ
ーブ信号の位相は、ＡＤＣの動作中一定に保たれている
必要がある。
ルスを発生するタイミング回路により供給される。各ス
トローブ・パルス及び基準ストローブ・パルスの時間関
係は固定されている。正確な変換のためには、各ストロ
ーブ信号の位相は、ＡＤＣの動作中一定に保たれている
必要がある。
多段ＡＤＣの動作について挙げられる他の内部的量子化
問題として、第１量子化回路のゲイン、オフセット又は
直線性の誤差、デジタル・アナログ変換のゲイン又はオ
フセット誤差、及びリミッタ増幅器のオフセット誤差が
ある。通常、ストローブ・パルスの位相、及び他の誤差
補正レベルは、校正時に設定されるが、回路素子の経年
変化、温度及び他の環境上の影響によりドリフトが起こ
る傾向があり、その結果、ＡＤＣの出力信号に量子化誤
差が発生する。
問題として、第１量子化回路のゲイン、オフセット又は
直線性の誤差、デジタル・アナログ変換のゲイン又はオ
フセット誤差、及びリミッタ増幅器のオフセット誤差が
ある。通常、ストローブ・パルスの位相、及び他の誤差
補正レベルは、校正時に設定されるが、回路素子の経年
変化、温度及び他の環境上の影響によりドリフトが起こ
る傾向があり、その結果、ＡＤＣの出力信号に量子化誤
差が発生する。
以上のことから、多段ＡＤＣ動作中、このＡＤＣの複数
回路段に関して適切な誤差補正レベルを保持し、回路素
子の経年変化、温度及び他の環境上の影響による量子化
誤差を最小にする手段が望まれている。
回路段に関して適切な誤差補正レベルを保持し、回路素
子の経年変化、温度及び他の環境上の影響による量子化
誤差を最小にする手段が望まれている。
したがって、本発明の目的は、ＡＤＣの動作中に各段の
対し適切な誤差補正レベ、ルを保持し、量子化誤差を最
小にする自動校正多段ＡＤＣの提供にある。
対し適切な誤差補正レベ、ルを保持し、量子化誤差を最
小にする自動校正多段ＡＤＣの提供にある。
〔課題を解決するための手段及び作用］本発明の多段Ａ
ＤＣは、従来のＡＤＣに加えて誤差検出及び補正帰還ル
ープを備えている。誤差検出回路は現在のデジタル出力
値を直前のデジタル出力値を比較し、入力アナログ信号
の傾斜の存否、及びその傾斜の方向を判断する。更に、
誤差検出信号が、オーバーフロー／アンダーフロー状態
に対し発生される。傾斜情報及び誤差検出信号を使用し
て、専用のロジック回路又はマイクロプロセッサ校正制
御回路に入力される誤差信号が生成される。校正制御回
路の出力は、複数のＤＡＣに接続されたバス上に複数の
誤差補正ワードとして出力される。各ＤＡＣの出力は、
基準ストローブ・パルスが入力される可変アナログ遅延
、装置の様なＡＤＣ内の誤差補正装置に誤差補正レベル
を供給する。アナログ遅延装置の遅延ストローブ・パル
ス出力により、量子化回路段についてデータのサンプル
時間が安定し、誤差信号を最小にすると共に、正確な位
相関係を維持する。同様に、他の誤差補正レベルも安定
かされ、ゲイン、オフセット及び他の誤差を制御する。
ＤＣは、従来のＡＤＣに加えて誤差検出及び補正帰還ル
ープを備えている。誤差検出回路は現在のデジタル出力
値を直前のデジタル出力値を比較し、入力アナログ信号
の傾斜の存否、及びその傾斜の方向を判断する。更に、
誤差検出信号が、オーバーフロー／アンダーフロー状態
に対し発生される。傾斜情報及び誤差検出信号を使用し
て、専用のロジック回路又はマイクロプロセッサ校正制
御回路に入力される誤差信号が生成される。校正制御回
路の出力は、複数のＤＡＣに接続されたバス上に複数の
誤差補正ワードとして出力される。各ＤＡＣの出力は、
基準ストローブ・パルスが入力される可変アナログ遅延
、装置の様なＡＤＣ内の誤差補正装置に誤差補正レベル
を供給する。アナログ遅延装置の遅延ストローブ・パル
ス出力により、量子化回路段についてデータのサンプル
時間が安定し、誤差信号を最小にすると共に、正確な位
相関係を維持する。同様に、他の誤差補正レベルも安定
かされ、ゲイン、オフセット及び他の誤差を制御する。
他には、ハードウェアを使用して傾斜を明確に判断する
のではなく、一方向の誤差補正ワード値を調整し、誤差
信号を観察して、誤差信号が増加していれば調整方向を
反対にするようにするソフトウェアを使用して、傾斜を
暗に判断する。
のではなく、一方向の誤差補正ワード値を調整し、誤差
信号を観察して、誤差信号が増加していれば調整方向を
反対にするようにするソフトウェアを使用して、傾斜を
暗に判断する。
本発明は、アナログ入力信号が供給される第１アナログ
・デジタル変換手段と、この第１アナログ・デジタル変
換手段のデジタル出力信号が供給されるデジタル・アナ
ログ変換手段と、このデジタル・アナログ変換手段の出
力信号及び上記アナログ入力信号の差を求める減算手段
と、この減算手段の出力信号が供給される第２アナログ
・デジタル変換手段とを有し、上記第１及び第２アナロ
グ・デジタル変換手段の出力デジタル信号を合成して、
上記アナログ入力信号に相当するデジタル信号を得る多
段アナログ・デジタル変換器であり、第２アナログ・デ
ジタル変換手段の出力デジタル信号を基に、所定誤差範
囲から外れる減算手段の出力信号の誤差の極性及び大き
さに対応する誤差信号を発生する誤差検出手段と、誤差
検出手段からの誤差信号に応じて、第１及び第２アナロ
グ・デジタル変換手段を補正する可変補正手段に校正信
号を供給する校正制御手段とを具えることを特徴とする
。
・デジタル変換手段と、この第１アナログ・デジタル変
換手段のデジタル出力信号が供給されるデジタル・アナ
ログ変換手段と、このデジタル・アナログ変換手段の出
力信号及び上記アナログ入力信号の差を求める減算手段
と、この減算手段の出力信号が供給される第２アナログ
・デジタル変換手段とを有し、上記第１及び第２アナロ
グ・デジタル変換手段の出力デジタル信号を合成して、
上記アナログ入力信号に相当するデジタル信号を得る多
段アナログ・デジタル変換器であり、第２アナログ・デ
ジタル変換手段の出力デジタル信号を基に、所定誤差範
囲から外れる減算手段の出力信号の誤差の極性及び大き
さに対応する誤差信号を発生する誤差検出手段と、誤差
検出手段からの誤差信号に応じて、第１及び第２アナロ
グ・デジタル変換手段を補正する可変補正手段に校正信
号を供給する校正制御手段とを具えることを特徴とする
。
第１図は、アナログ・デジタル変換しようとするアナロ
グ入力信号が入力された本発明の２段フラッシュ型ＡＤ
Ｃ（１０）を示す。アナログ人力信号は第１フラッシュ
量子化回路即ちＡＤＣ（１６）に入力され、このＡＤＣ
は粗いＮビットの量子化デジタル出力信号を生成する。
グ入力信号が入力された本発明の２段フラッシュ型ＡＤ
Ｃ（１０）を示す。アナログ人力信号は第１フラッシュ
量子化回路即ちＡＤＣ（１６）に入力され、このＡＤＣ
は粗いＮビットの量子化デジタル出力信号を生成する。
Ｎビットのデジタル出力信号は、ＤＡＣ（１Ｂ）に入力
されると共に、第２レジスタ（２１）を介してデジタル
補正及び誤差検出回路（２ｏ）に入力される。
されると共に、第２レジスタ（２１）を介してデジタル
補正及び誤差検出回路（２ｏ）に入力される。
ＤＡ’Ｃ（１８）のアナログ出力信号及びサンプルされ
たアナログ入力信号は、減算器（２２）で互いに減算さ
れて、アナログ残差入力信号が生成される。アナログ残
差入力信号は、第２フラッシュ型量子化回路（２６）に
入力され、Ｍビットの量子化デジタル出力信号に変換さ
れる。Ｍビットのデジタル出力信号は、デジタル補正及
び誤差検出回路（２０）に入力される。この補正及び誤
差検出回路（２０）は、第２レジスタ（２３）を介して
、アナログ入力信号に対応するＤビットの量子化デジタ
ル出力信号を出力すると共に誤差出力信号を出力する。
たアナログ入力信号は、減算器（２２）で互いに減算さ
れて、アナログ残差入力信号が生成される。アナログ残
差入力信号は、第２フラッシュ型量子化回路（２６）に
入力され、Ｍビットの量子化デジタル出力信号に変換さ
れる。Ｍビットのデジタル出力信号は、デジタル補正及
び誤差検出回路（２０）に入力される。この補正及び誤
差検出回路（２０）は、第２レジスタ（２３）を介して
、アナログ入力信号に対応するＤビットの量子化デジタ
ル出力信号を出力すると共に誤差出力信号を出力する。
誤差信号は、校正制御回路（２７）及ヒ個々のＤＡＣ（
２９）を介して、第１ストローブ・パルスを遅延する可
変アナログ遅延装置（２８）の様な種々の可変誤差補正
装置に帰還される。第１ストローブ・パルスは、第２フ
ラッシュ量子化回路（２６）でアナログ残差入力信号を
サンプルするために使用される。ＡＤＣ（１０）の異な
る構成要素用の複数のストローブ・パルスは、タイミン
グ発生器（１４）から得られる。このタイミング発生器
（１４）は、符号化化命令により初期化され、周知の技
法で動作してタイミング信号を発生し、ＡＤＣを異なる
点で適切なタイミングで動作させる。トラック及びホー
ルド回路（１２）及び（２４）は、周知の様に、夫々量
子化回路（１６）及び（２６）の前に挿入される。
２９）を介して、第１ストローブ・パルスを遅延する可
変アナログ遅延装置（２８）の様な種々の可変誤差補正
装置に帰還される。第１ストローブ・パルスは、第２フ
ラッシュ量子化回路（２６）でアナログ残差入力信号を
サンプルするために使用される。ＡＤＣ（１０）の異な
る構成要素用の複数のストローブ・パルスは、タイミン
グ発生器（１４）から得られる。このタイミング発生器
（１４）は、符号化化命令により初期化され、周知の技
法で動作してタイミング信号を発生し、ＡＤＣを異なる
点で適切なタイミングで動作させる。トラック及びホー
ルド回路（１２）及び（２４）は、周知の様に、夫々量
子化回路（１６）及び（２６）の前に挿入される。
第２図に、第１図の補正及び誤差検出回路（２０）を詳
細に示す。第１フラツシユ型ＡＤＣ（１６）のＮビット
の出力信号は、第２フラツシユ型ＡＤＣ（２６）のＭビ
ットのデジタル出力信号の符号ビットＳと共にリード・
オンリー・メモリ（ＲＯＭ）の様なデジタル補正回路（
３４）に入力される。デジタル補正回路（３４）の補正
された出力信号、即ちＮビットのデジタル出力信号から
のｎビット及び符号ビットからのｅビットを含む出力信
号は、Ｍビットのデジタル出力信号の残りのｍビットと
結合され、Ｄビットのデジタル・ワニドを生成する。こ
のＤビットのデジタル・ワードは、傾斜判断回路（３５
）の一部である第１ラッチ回路（３６）に記憶される。
細に示す。第１フラツシユ型ＡＤＣ（１６）のＮビット
の出力信号は、第２フラツシユ型ＡＤＣ（２６）のＭビ
ットのデジタル出力信号の符号ビットＳと共にリード・
オンリー・メモリ（ＲＯＭ）の様なデジタル補正回路（
３４）に入力される。デジタル補正回路（３４）の補正
された出力信号、即ちＮビットのデジタル出力信号から
のｎビット及び符号ビットからのｅビットを含む出力信
号は、Ｍビットのデジタル出力信号の残りのｍビットと
結合され、Ｄビットのデジタル・ワニドを生成する。こ
のＤビットのデジタル・ワードは、傾斜判断回路（３５
）の一部である第１ラッチ回路（３６）に記憶される。
新しいＤビットの・デジタル・ワードが第１ラッチ回路
（３６）にロードされるとき、第１ラッチ回路（３６）
の内容は第２ラッチ回路（３８）に送られる。第２ラッ
チ回路（３８）からのＤビット・デジタル・ワードは、
ＡＤＣ（１０）のＤビットのデジタル出力信号となる。
（３６）にロードされるとき、第１ラッチ回路（３６）
の内容は第２ラッチ回路（３８）に送られる。第２ラッ
チ回路（３８）からのＤビット・デジタル・ワードは、
ＡＤＣ（１０）のＤビットのデジタル出力信号となる。
ラッチ回路（３６）からの現時点で変換されたサンプル
Ｌと、ラッチ回路（３８）からの直前に変換されたサン
プルＰ内容は、比較回路（４０）で比較され、アナログ
入力信号の傾斜の存否（Ｌ≠Ｐ）を判断し、存在すれば
その傾斜方向（ＬＡＰ）を判断する。符号ビットＳは、
オーバーフロー／アンダーフロー状態を示し、分割され
て排他的ノア回路（４２）に入力されて、その状態を示
す信号ＥＥを生成する。
Ｌと、ラッチ回路（３８）からの直前に変換されたサン
プルＰ内容は、比較回路（４０）で比較され、アナログ
入力信号の傾斜の存否（Ｌ≠Ｐ）を判断し、存在すれば
その傾斜方向（ＬＡＰ）を判断する。符号ビットＳは、
オーバーフロー／アンダーフロー状態を示し、分割され
て排他的ノア回路（４２）に入力されて、その状態を示
す信号ＥＥを生成する。
分割された符号ビットの一方は、傾斜方向検出信号ＬＡ
Ｐと共に排他的オア回路（４４）に入力され、誤差極性
信号ＥＰを生成する。
Ｐと共に排他的オア回路（４４）に入力され、誤差極性
信号ＥＰを生成する。
傾斜があり、且つ信号ＢＥがオーバーフロー／アンダー
フロー状態を示すと、差動出力を有するアンド回路（４
６）は、傾斜検出指標Ｌ≠Ｐによりイネーブルされ、一
方の出力端に補正信号Ｃ０ＲＲを生成する。補正信号Ｃ
０ＲＲは、第２アンド回路（４８）をイネーブルし、誤
差極性信号ＥＰをオア回路（５０）の一方の入力端に送
る。オア回路（５０）の他方の入力端にはアンド回路（
４６）の他方の出力端からの信号／Ｃ０ＲＲが入力され
る。信号Ｃ０ＲＲは、更にデータ回路（５２）をイネー
ブルし、符号ビットであるオア回路（５０）の出力と共
に、重量子化誤差ビ；ントをＤＡＣ（５４）に送る。Ｄ
ＡＣ（５４）の出力信号は、積分型ループ・ゲイン増幅
器（５６）に入力され、校正制御回路（２７）に供給す
る誤差信号を生成する。積分増幅器（５６）のループ・
ゲイン及び積分時定数は、ＡＤＣ（１０）での使用に適
するように決定される。
フロー状態を示すと、差動出力を有するアンド回路（４
６）は、傾斜検出指標Ｌ≠Ｐによりイネーブルされ、一
方の出力端に補正信号Ｃ０ＲＲを生成する。補正信号Ｃ
０ＲＲは、第２アンド回路（４８）をイネーブルし、誤
差極性信号ＥＰをオア回路（５０）の一方の入力端に送
る。オア回路（５０）の他方の入力端にはアンド回路（
４６）の他方の出力端からの信号／Ｃ０ＲＲが入力され
る。信号Ｃ０ＲＲは、更にデータ回路（５２）をイネー
ブルし、符号ビットであるオア回路（５０）の出力と共
に、重量子化誤差ビ；ントをＤＡＣ（５４）に送る。Ｄ
ＡＣ（５４）の出力信号は、積分型ループ・ゲイン増幅
器（５６）に入力され、校正制御回路（２７）に供給す
る誤差信号を生成する。積分増幅器（５６）のループ・
ゲイン及び積分時定数は、ＡＤＣ（１０）での使用に適
するように決定される。
次の表１は、第２量子化回路（２６）のＭビットのデジ
タル出力の誤差領域を示す。
タル出力の誤差領域を示す。
表１
Ｍ Ｍ−１皿り止
１ １ ｘｘｘｘｘ ＋誤差範囲１
０ ｘｘｘｘｘ 無誤差範囲０ １
ｘｘｘｘｘ 無誤差範囲Ｑ Ｑ
ｘｘｘｘｘ −誤差範囲表１の誤差範囲情報ＥＥ
と、排他的ノア回路（４２）、オア回路（４４）、アン
ド回路（４６）、（４８）及びオア回路（５０）を含む
第２図の論理回路により実現されるアナログ入力信号の
傾斜との関係から、可変遅延線（２８）の制御に関す情
報がる表２により示す様に求められる。
０ ｘｘｘｘｘ 無誤差範囲０ １
ｘｘｘｘｘ 無誤差範囲Ｑ Ｑ
ｘｘｘｘｘ −誤差範囲表１の誤差範囲情報ＥＥ
と、排他的ノア回路（４２）、オア回路（４４）、アン
ド回路（４６）、（４８）及びオア回路（５０）を含む
第２図の論理回路により実現されるアナログ入力信号の
傾斜との関係から、可変遅延線（２８）の制御に関す情
報がる表２により示す様に求められる。
表２
傾−一一一一一汁
正の傾斜 負の傾斜 傾斜なし
この例では、Ｍピントのデジタル出力の最上位２ビツト
は、Ｍビットのデジタル出力が十又は−誤差範囲のいず
れにあるかを判断する。デジタル出力信号が＋又は−誤
差範囲にあると、Ｍ及びＭ−１ビツトが両方共１又は０
となり、信号ＥＥはｌである。信号ＥＥが１であるとき
、ｍビットは誤差の大きさを示すビットとなる。、無誤
差範囲では、ｍビットに代わってゼロが、アンド回路（
５２）を介してＤＡＣ（５４）に送られる。この場合、
ＤＡＣ（５４）の出力は、オフセット校正調整器である
可変抵抗（５８）で設定した値と等しくなる。このよう
に、校正制御回路（２７）からの誤差補正レベルに対す
る公称設定は、オフセット校正調整器（５８）を使用し
た初期位相校正時め誤差信号のバイアス値により決定す
る。表２を参照すると、誤差範囲の判断結果及び傾斜の
判断結果は、次のように組合わせられる。無誤差範囲内
にあるか、又はアナログ入力信号に傾斜が無い場合は、
可変アナログ遅延装置（２８）の遅延又は他の可変補正
装置用の誤差補正レベルは、バイアス値Ｓにより決めら
れたように一定に保持される。
は、Ｍビットのデジタル出力が十又は−誤差範囲のいず
れにあるかを判断する。デジタル出力信号が＋又は−誤
差範囲にあると、Ｍ及びＭ−１ビツトが両方共１又は０
となり、信号ＥＥはｌである。信号ＥＥが１であるとき
、ｍビットは誤差の大きさを示すビットとなる。、無誤
差範囲では、ｍビットに代わってゼロが、アンド回路（
５２）を介してＤＡＣ（５４）に送られる。この場合、
ＤＡＣ（５４）の出力は、オフセット校正調整器である
可変抵抗（５８）で設定した値と等しくなる。このよう
に、校正制御回路（２７）からの誤差補正レベルに対す
る公称設定は、オフセット校正調整器（５８）を使用し
た初期位相校正時め誤差信号のバイアス値により決定す
る。表２を参照すると、誤差範囲の判断結果及び傾斜の
判断結果は、次のように組合わせられる。無誤差範囲内
にあるか、又はアナログ入力信号に傾斜が無い場合は、
可変アナログ遅延装置（２８）の遅延又は他の可変補正
装置用の誤差補正レベルは、バイアス値Ｓにより決めら
れたように一定に保持される。
＋誤差範囲にある場合、正の傾斜（Ｌ＞Ｐ−１）である
と遅延又は誤差補正レベルは減少され、負の傾斜（Ｌ＞
Ｐ＝０）であると遅延又は誤差補正レベルは増加される
。−誤差範囲にある場合、正の傾斜であると遅延又は誤
差補正レベルは増加され、負の傾斜であると遅延又は誤
差補正レベルは減少される。
と遅延又は誤差補正レベルは減少され、負の傾斜（Ｌ＞
Ｐ＝０）であると遅延又は誤差補正レベルは増加される
。−誤差範囲にある場合、正の傾斜であると遅延又は誤
差補正レベルは増加され、負の傾斜であると遅延又は誤
差補正レベルは減少される。
校正制御回路（２７）がマイクロプロセッサを使用する
場合、傾斜判断回路（３５）を形成するハードウェアは
省かれ、排他的ノア回路（４２）からの信号ＥＥは、Ｄ
ＡＣ（５４）を直接に制御するようにデータ回路（５２
）をイネーブルするための入力となる。この様な他の実
施例では、校正制御回路（２７）の一部であるマイクロ
プロセッサは、各ソフトウェア・アルゴリズム及び誤差
信号の観察結果に従って、各被制御装置に対する誤差補
正ワードの値を調整する。誤差信号が増加すれば、全て
の誤差を最小にするために、調整の方向は反対にされる
。これは、上述のハードウェアを使用せずに、信号の傾
斜を判断することになる。 動作上、ＡＤＣ（１０）は
、このＡＤＣの全ての量子化レベルを完全に使用する既
知の信号を入力することにより、最初に校正される。デ
ジタル補正／誤差検出回路（２０）の出力端に発生した
誤差信号は、校正制御回路（２７）により分析され、信
号は個々のＤＡＣ（２９）により制御される各可変補正
装置に順番に出力される。各種のＡＤＣ誤差は他の誤差
とは独立しているので、各可変補正装置を個々に調整し
て、誤差信号が最小になる時点を判断する。校正制御回
路（２７）内にマイクロプロセッサを使用した場合、こ
れらの校正値はＡＤＣ動作中の公称値としてマイクロプ
ロセッサ・メモリに記憶される。ＡＤＣの動作中、素子
の経年変化、温度変化、及び他の環境要因がＡＤＣの動
作に影響を与えるので、デジタル補正及び検出検出回路
からの誤差信号は公称値から変化する。この変化は校正
制御回路（２７）内のマイクロプロセッサに帰還される
。マイクロプロセッサは、種々の異なる可変補正装置を
調整して、ＡＤＣの正しい動作を維持する。
場合、傾斜判断回路（３５）を形成するハードウェアは
省かれ、排他的ノア回路（４２）からの信号ＥＥは、Ｄ
ＡＣ（５４）を直接に制御するようにデータ回路（５２
）をイネーブルするための入力となる。この様な他の実
施例では、校正制御回路（２７）の一部であるマイクロ
プロセッサは、各ソフトウェア・アルゴリズム及び誤差
信号の観察結果に従って、各被制御装置に対する誤差補
正ワードの値を調整する。誤差信号が増加すれば、全て
の誤差を最小にするために、調整の方向は反対にされる
。これは、上述のハードウェアを使用せずに、信号の傾
斜を判断することになる。 動作上、ＡＤＣ（１０）は
、このＡＤＣの全ての量子化レベルを完全に使用する既
知の信号を入力することにより、最初に校正される。デ
ジタル補正／誤差検出回路（２０）の出力端に発生した
誤差信号は、校正制御回路（２７）により分析され、信
号は個々のＤＡＣ（２９）により制御される各可変補正
装置に順番に出力される。各種のＡＤＣ誤差は他の誤差
とは独立しているので、各可変補正装置を個々に調整し
て、誤差信号が最小になる時点を判断する。校正制御回
路（２７）内にマイクロプロセッサを使用した場合、こ
れらの校正値はＡＤＣ動作中の公称値としてマイクロプ
ロセッサ・メモリに記憶される。ＡＤＣの動作中、素子
の経年変化、温度変化、及び他の環境要因がＡＤＣの動
作に影響を与えるので、デジタル補正及び検出検出回路
からの誤差信号は公称値から変化する。この変化は校正
制御回路（２７）内のマイクロプロセッサに帰還される
。マイクロプロセッサは、種々の異なる可変補正装置を
調整して、ＡＤＣの正しい動作を維持する。
上述の様に、本発明の自動調整多段ＡＤＣによれば、Ａ
ＤＣの動作中に各回路段に対して誤差補正レベルを正確
に維持する。前段のＡＤＣの回路段のデジタル出力から
誤差信号を生成し、この誤差信号は校正制御回路を介し
て帰還され、異なる可変補正装置を調整して、量子化誤
差を最小にする。
ＤＣの動作中に各回路段に対して誤差補正レベルを正確
に維持する。前段のＡＤＣの回路段のデジタル出力から
誤差信号を生成し、この誤差信号は校正制御回路を介し
て帰還され、異なる可変補正装置を調整して、量子化誤
差を最小にする。
第１図は本発明の自動校正ＡＤＣ装置を示すブロック図
、第２図は第１図の補正及び誤差検出回路を詳細に示す
ブロック図である。 図中において、（１６）は第１アナログ・デジタル変換
手段、（１８）はデジタル・アナログ変換手段、（２２
）は減算手段、（２６）は第２アナログ・デジタル変換
手段、（２０）は誤差検出手段、（２７）は校正制御手
段、（２８）は可変制御手段である。
、第２図は第１図の補正及び誤差検出回路を詳細に示す
ブロック図である。 図中において、（１６）は第１アナログ・デジタル変換
手段、（１８）はデジタル・アナログ変換手段、（２２
）は減算手段、（２６）は第２アナログ・デジタル変換
手段、（２０）は誤差検出手段、（２７）は校正制御手
段、（２８）は可変制御手段である。
Claims (1)
- 【特許請求の範囲】 アナログ入力信号が供給される第１アナログ・デジタル
変換手段と、該第１アナログ・デジタル変換手段のデジ
タル出力信号が供給されるデジタル・アナログ変換手段
と、該デジタル・アナログ変換手段の出力信号及び上記
アナログ入力信号の差を求める減算手段と、該減算手段
の出力信号が供給される第２アナログ・デジタル変換手
段とを有し、上記第１及び第２アナログ・デジタル変換
手段の出力デジタル信号を合成して、上記アナログ入力
信号に相当するデジタル信号を得る多段アナログ・デジ
タル変換器において、 上記第２アナログ・デジタル変換手段の出力デジタル信
号を基に、所定誤差範囲から外れる上記減算手段の出力
信号の誤差の極性及び大きさに対応する誤差信号を発生
する誤差検出手段と、該誤差検出手段からの上記誤差信
号に応じて、上記第１及び第２アナログ・デジタル変換
手段を補正する可変補正手段に校正信号を供給する校正
制御手段とを具えることを特徴とする多段アナログ・デ
ジタル変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US215667 | 1988-07-06 | ||
| US07/215,667 US4908621A (en) | 1988-07-06 | 1988-07-06 | Autocalibrated multistage A/D converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0254623A true JPH0254623A (ja) | 1990-02-23 |
| JPH077913B2 JPH077913B2 (ja) | 1995-01-30 |
Family
ID=22803888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1172857A Expired - Lifetime JPH077913B2 (ja) | 1988-07-06 | 1989-07-04 | 多段アナログ・デジタル変換器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4908621A (ja) |
| JP (1) | JPH077913B2 (ja) |
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1988
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1989
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| US4908621A (en) | 1990-03-13 |
| JPH077913B2 (ja) | 1995-01-30 |
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