JPS60126923A - デユアルフラツシユａ‐ｄ変換器の誤差診断方法及びデユアルフラツシユａ‐ｄ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は商速Ａ−Ｄ変換器（以下ＡＤＣと略称する）、
特に映像信号のデジタイズに好適なデジタル誤差補正機
能を有するデュアルフラッシュＡＤＣの誤差給断方法及
びデュアルフラッシュＡＤＣに関する。

背景技術とその問題点 デュアルフラッシュＡＤＣはサブレンジＡＤＣ又は直並
列ＡＤＣと呼ばれることもあるが、高周波アナログ信号
の高分解能デジタイズ（デジタル変換）に好適であるこ
とが知られている。フレッチャ発明の米国特許第３．９
６７．２６９号明細書にはデュアルフラッシュＡＤＣの
一般的な構成及び動作が開示され、その動作過程で起り
得る種々の誤差源又は伝達関数の非直線性につき解説を
行っている。フレッチャはまた第２デジタイズ段におい
て第１デジクイズ段で生じた誤差を検出して変換器の２
進出力を補正して誤差を補償するデジタル補正信号を発
生するデジタル補正帰還回路を開示している。これら誤
差の一層の解析及びデジタル補正論理を使用する補正方
法については１９７９年１１月発行のＳＭＰＴｔｌジャ
ーナル第８８巻第７７０頁乃至第７７８頁のＷ、に、ケ
スター著ｒ　Ｐ　ＣＭ　ＳｉｇｎａｌＣｏｄｅｃｓ　ｆ
ｏｒ　Ｖｉｄｅｏ　Ａｐｐｌｉｃａｔｉｏｎｓ　Ｊにあ
る。この記事中でケスターは更に直線性、精度及びその
他の動作特性についての映像ＡＤＣの各種動作試験シス
テム及び方法についても説明している。また■９８２年
１１月発行のＩｌｅｗｌｅｔＬ　Ｐａｃｋａｒｄジャー
ナルの第９頁乃至第２０頁のＡ、Ｓ、ムトー等による１
−Ｄｅｓｉｇｎｉｎｇ　ａ　１０　ＢｉＬ＋　２０Ｍｅ
にａ　Ｓａｍｐｌｅ　ｐｅｒ　５ｅｃｏｎｄ八ｎａｌｏ
へ　ｔｏ　Ｄｉｇｌｔａｌ　ＣｏｎｖｅｒＬｅｒ　Ｓｙ
ｓＬｅｍＪは１第２デジタイズ段中に第１デジクイズ段
からのＬＳＢの冗長ビットである余分なビットを用いて
デジタル誤差補正を行うデュアルフラッシュＡＤＣのよ
り晶度の設計を開示していると共に、各デジタイズ段の
オーバーラツプしたコードから最終出力を数学的にめる
アルゴリズムを開示している。

＋ｉｉＪ述したＡＤＣの構成及び動作はデュアルフラッ
シュＡＤＣの動作中に生じる内部デジタイズ問題を覆い
隠しがちである。ＡＤＣの校正に役立つ情報である、第
１デジタイズ段利得又はオフセット誤差、デジタルパ！
ナログ利得メはオフセット誤差、クロック又は遅延時間
誤差、或はリミタ増幅器のオフセット誤差に起因する表
ボ誤差等のＡＤＣ動作に関する診断情報は得ることがで
きない、補正した２進出力信号の提供は別にし°ζ、上
述のフレンチャ特許のみが瞬時オーバーフロー・アンダ
ーフロー信号を得て第１並列段の２進出力の補正に使用
される。しかし、この信号の監視はＡＤＣを適切に校正
する為の十分な診断情報を提供するものではない。前述
のケスター及びムトー等の記事に開示の最新設計にあっ
ても、フレツチャのオーバーフロー・アンダーフロー帰
還信号は得られない。更に、これら設計は従来ＩＣ化し
ているので、回路内部動作を検出して所望の診断情報を
得るのは実用的でない。ケスターのシステムや方法はい
ずれもこの要求に合致しない。

また、この従来技術は第１デジタイザ段の永続性のオー
バーレンジ付近の状態を決定する手段を何ら開示してい
ない。最後に、これら従来技術のいずれも、ＡＤＣの伝
達関数に非直線性を意図的に導入するデジタル又はその
他のクリッピングにつき一切提供がない。この機能は映
像信号のデジタイザには特に重要なことである。

発明の目的 本発明の目的の１つはデュアルフラッシュＡＤＣの内部
動作の診断情報が得られるＡＤＣ装置及び方法を提供す
ることである。

本発明の他の目的はデジタル誤差補正ＡＤＣの診断情報
を提供することである。

本発明の更に他の目的はデジタル誤差補正器が帰還補正
信号を提供しない回路に診断情報を提供することである
。

本発明の別の目的はデュアルフラッシュ型ＡＤＣの第２
デジタイザ段の長期にわたるオーバー又はアンダーレン
ジ状態に関する診断情報を提供することである。

本発明の更に別の目的はＡＤＣの第１デジタイザ段内の
反復するオーバーレンジ付近状態の診断情報を提供する
ことである。

本発明の付加的な目的はデジタルクリッピング機能を有
するデュアルフラッシュＡＤＣ及びその方法を提供する
ことである。

発明の概要 本発明はアナログ入力信号を複数の粗い振幅即ち電子化
レベルによりデジタイズして第１デジタル出力信号及び
アナログ残差信号を得る第１デジクイズ手段と、複数の
より細かい量子化レベルによりアナログ残差信号をデジ
タイズして第２デジタル出力信号を得る第２デジクイズ
手段とを具えるデュアルフラッシュ型ＡＤＣの内部動作
の非直線性を診断する装置及び方法を提供する。第１デ
ジタル出力信号は典型的には複数の上位桁より成り、こ
の粗い振幅レベルの数値にアナログ残差信号を加えると
アナログ入力信号と等しくなる。第２デジタイザ手段は
オーバーレンジ及びアンダーレンジデジタイザを含む。

デュアルフラッシュＡＤＣはマルチフラッシュＡＤＣの
中間段にも応用できる。前述のフレンチャ特許において
、第１デジタイザ手段は並列ＡＤＣ１第１デジタル信号
をアナログ信号へ変換するＤ−Ａ変換器（以下ＤＡＣと
略称する）及びＤＡＣの出力信号を入力アナログ信号か
ら差引きアナログ、残差信号を得る減算器を含む。同様
に第１デジタイザ手段は前述のケスター記事中に開示の
ハイブリッド・グレイコードエンコードも含む。広義で
は、ここに開示の方法はデジタル誤差補正を有しないＡ
ＤＣ、フレッチャ特許に開示の帰還型またばケスター記
事の第６図及びムトー等の記事の第１７及び１８頁に開
示の非帰還型デジタル誤差補正付きＡＤＣへも応用可能
である。

好適実施例では、本発明は時間的に変化するアナログ入
力信号でＡＤＣを動作し、残差信号を第２牙ジタイザ手
段の略通常レンジだけ離れている２つのスレッシュホー
ルドと比較してオーバーレンジ又はアンダーレンジ誤差
信号を得て、この信号を試験機器に表示することから成
る。単一の誤差信号を得るには両比較出力の論理和をめ
る。

次に、この信号をＡＤＣの変換時間より子分長い帰還に
わたり時間平均する。この時間平均した信号を、平均時
間中に反復又は永続的オーバーレンジ又はアンダーレン
ジ状態を指示するよう設定したスレッシュホールドと比
較する。平均信号がこのスレッシュホールドを超す毎に
、指示信号をインジケータに印加して反復オーバー・ア
ンダーレンジ状態の存在を視覚的に指示する。

上述の方法は更に第１デジタイザ段の１以上の上位桁（
ＭＳＤ）が高レベルにないかどうかを監視して、その高
レベルの発生を時間平均し、且つ監視した桁の時間平均
値を例えば第１デジタイザ段の永続的なオーバーフロー
に近い状態を指示すべく設定したスレッシュホールドと
比較する６次に比較出力を表示する。

本発明のアナログ実施例では、比較スレ・ノシュホール
ドは非整数位置、即ち第２デジタイザ手段の微振幅レベ
ル間に設定する。スレッシュホールドを２より多くし、
出力信号が大きさと共にオーバーレンジ又はアンダーレ
ンジ状態の存在をも指示するようにしてもよい。

上述の方法は上述の第１及び第２デジタイザ手段及び第
２デジタイザ手段中にオーバーレンジ及びアンダーレン
ジデジタイザ手段を含むデジタル誤差手段より成るＡＤ
Ｃ中で実行できる。上述の比較ステップはデジタル誤差
補正器内において第２デジタイザ手段の出力に応答する
手段及びデジタル誤差出力信号を得る誤差補正ロジック
の動作を用いてデジタル的に実行できる。好ましくは、
デジタル誤差補正器は第１デジタイザからＭビットと第
２デジタイザからＮビットを受けて補正したＭ＋Ｎ−１
データビツトの２進出力信号を得るよう動作する２進補
正器である。この補正器は更に２進誤差ビツトを出力す
るよう動作して、これが上述のデジタル誤差出力となる
。デジタル誤差補正器は更に第１デジタイザ手段からの
ＭＳＢを監視する手段を含み、第１量子化レベル信号と
なる２進ビツトを出力する。この誤差及びレベル信号は
低域通過フィルタ（ＬＰＦ）へ入力されて時間的に平均
化され、ＬＰＦの出力は比較器に入力される。比較器は
所定基準電圧にバイアスされ、誤差及びレベル信号が夫
々時々しか生じないときは通常０出力となるも、ＬＰＦ
の時定数内で頻発し始めるとスイッチオンとなる。これ
ら比較器の出力は可視指示手段に印加される。デジタル
補正器はまたクリッピング制御信号入力手段とこの信号
に応答して正しいデジタル出力信号にクリップする手段
とを含んでいる。

実施例 以下添付図を参照して本発明の詳細な説明する。第１図
を参照すると、デュアルフラッシュＡ　Ｄ　Ｃ（１０１
はトラック及びボールド回路（以下ＴＨＣと略称する）
にて周期的にサンプリングされるアナログ入力を有する
。ＴＨＣ（１２）のサンプリング及び回路α〔の残りの
部分の動作はタイミング発生回路（１４）で制御され、
これは符号化命令に応答して当業者には周知の各種タイ
ミング信号を発生する。各タイミング周期中、ＴＨＣ（
１２）の出力は所望増幅″ａ　（１６）　、（１Ｂ）を
介して本実施例でハ３２レベルの並列又はプラッシュエ
ンコーダ（２０）と映像遅延線（２２）とより成る第１
デジタイザへ通過する。エンコーダ＜２０）と遅ｔ４Ｍ
　（２２）が適当に設計されていれば、ＴＨＣ（１２）
は除いてもよい。エンコーダ（２ｏ）の２進５ビツト出
方はライン（２４）を介してＤＡＣ（２６）とホールド
レジスタ（２８）へ伝送する。ＤＡＣ（２６）は入力デ
ジタル信号に等価の反転アナログ出方信号を加算素子（
３０）に出力する。映像遅延線（２２）の出力はアナロ
グ入力信号の遅延成分であって、加算器（３０）に入力
してＤＡＣ（２６）の出方をアナログ入力信号から差引
きライン（３２）にアナログ残差信号を生じる。

この残差信号を６４レベルの並列エンコーダ（３４）に
入力する。エンコーダ（３４）はライフ　（３６）　ニ
６ビットのデジタル信号を出力する。この出力はホール
ドレジスタ（２８）の出力と共にデジタル補正論理回路
（３８）へ入力する。エンコーダ（３４）の６ビツト出
力は冗長ビットを含んでおり、後述する如く回路（３８
）で使用して第１デジタイザ手段の非直線性により生じ
た変換誤差をデジタル的に補正する。このデジタル補正
論理回路（３８）は適当なレジスタ（４ｏ）を介してエ
ンコーダ（２ｏ）及び（３４）の合計ビットより１ビツ
ト少ない（この例では１０ビツト）２進出力信号をライ
ン（４２）に出力する。

加算器（３０）の出方に戻って、ライン（３２）のアナ
ログ残差信号は診断回路（４４）へも供給される。この
回路で、ライン（３２）の信号を２個の比較器（４５）
　、（４６）へ入力する。比較器（４５）は残差信号を
ＡＤＣ（３４）の通常動作レンジより上の所定スレッシ
ュホールド、例えば量子化レベル（４７）と（４８）の
中間のアナログレベルと比較するようバイアスしている
。比較器（４６）も同様にＡＤＣ（３４）のレンジ下方
のスレツシユホールド、例えばレベル（１４）と（１５
）の中間アナログレベルを加えている。回路ａ〔の通常
動作状態下では、両比較器（４５）　、（４６）は通常
オフのままであるが、オーバーレンジ状態となると比較
器（４５）が出力信号をＯＲゲー）　（４Ｂ）に入力す
る。同様に、アンダーレンジ状態が発生すると、比較器
（４６）が出力信号をＯＲゲー１−　（４８）に入力す
る。いずれの場合も出力信号はＯＲゲー）（４Ｂ＞を介
して瞬時誤差試験点（５０）へ伝送され、オシロスコー
プやカウンタ等の適当な試験機器へ表示がなされる。第
１デジタイザ手段に永続的な非直線性が存する場合には
、それぞれ試験点（５０）に誤差信号が現れ、更に抵抗
器（５２）とコンデンサ（５４）による回路側の複数サ
イクルにまたがる十分長い期間の時定数を有するＬＰＦ
により時間平均される。

１４．３ＭＨｚのサンプリング周期の映像信号用ＡＤＣ
の場合には、適当な平均化期間は５　Ｘ　１０５クロッ
クサイクル即ち約３０ａ＋ｓのオーダーである。この時
間平均回路は平均誤差信号を比較器（５６）へ入力して
永続的なオーバーレンジ又はアンダーレンジ状態の存在
を指示すべく設定した所定スレッシュホールドと比較さ
れる。このような状態が生じると、比較１Ｂ（５６）は
ライン（５８）に出力信号を出力する。

次に、第２図を参照する。回路（１１０）は回路Ｑ＠と
概略同一であるが、診断回路（４４）を省略し、略同様
回路をデジタル補正論理回路（３８）のデジタル出力端
子（１１４）に接続している。上述したとおり、回路（
３８ンは回路（３４）がらの冗長ビットを用いてライン
（４２）上に補正された２進出力デ一タ信号を出力する
。更に、その冗長ビットを用いてライン（１１４）にデ
ジタル出方信号を発生し、これは第１図に於ける回路（
４４）の試験点（５０）に得た信号に略対応するが、両
ステップのオーバーレンジ及びアンダーレンジ指示のみ
が行われる点で相違する。回路（４４）中の比較器（４
５）（４６）及びＯＲゲート（４８）で得た比較及びＯ
Ｒステップは、後述する如く回路（３８）の動作に暗黙
のうちに使用される。よって、回路（１１２）は瞬時誤
差試験点（１１４）に加えて、時間平均化ＬＰＦ　（１
１６）　、（１１Ｂ）及び時間平均化信号を適当な基準
信号と比較してライン（１２２）に所定の反復誤差率に
対応する出力信号を得る比較器（１２０）を有する。

次に第３図を参照する。ここではデジタル補正論理化（
３８）と診断化を詳細に開示する。参照符号（２０）　
、（２Ｂ）で表すブロックは第１デジタイズ手段であっ
て、ＬＳＢからＭＳＢまでのＤｓ乃至Ｄ９の５本の２進
出カラインを有する。このエンコーダは３２粗量子化（
即ち振幅）レベルによりデジタイズし、ブロック（２０
）中０乃至３１の量子化レンジを有する伝達関数で表し
ている。ブロック（３４）は第２デジタイザ手段であっ
て、アナログ残差信号をデジタイズしてラインＤｏ乃至
Ｄ６″に２進６ビツトの出力信号を発生ずる。Ｄ４’と
Ｄｓ”とは共に前述の冗長データとＬＳＢ群中のＭＳＢ
を伝達する。デジタイザ（３４）はブロック（３４）内
に０乃至６３レンジの伝達関数で承すとおり、６４レベ
ルのデジタイザである。デジタイザ（３４）の全レンジ
はデジタイザ（２０）の粗量子化レベル２つ分である。

理想的には残差信号を適切に量子化するには３２レベル
の微量子化レンジを必要とするのみである。この理想レ
ンジはレベル（３１）に対して対称的にデジタイザ（３
４）内に位置せしめる。

０乃至１５の低量子化レベルはアンダーフローレンジを
定め、４８乃至６３の１６の高量子化レベルはオーバー
フローレンジを定める。

デジタル補正論理素子（３８）は２５６Ｘ　８アドレサ
ブルメモリを有する。この目的に適する素子は２５６Ｘ
　４ビツトのモトローラ製Ｍ　ＣＭ　１０１４９プログ
ラマブル続出し専用メモリ　（ＦＲＯＭ）を２素子（３
８ａ　）　、（３８ｂ　）用いる。他の素子及びメモリ
構成のものも使用し得る。

一般的に、デジタイザからの２進出力はＦＲＯＭのアド
レスマツピングに使用し、入力未補正２進データを補正
した２進出力データにマツプする。第２デジタイザの通
常量子化レンジは第２デジタイザに対称に配置している
ので、４ＬＳＢについてはこのマツピング手順で変更さ
れない。従って、それらビットはデジタル誤差補正器を
側路ないし、−そのままマツプする。これは第３図中に
示しており、デジタイザ（３４）からのデジタルデータ
線Ｄｏ乃至Ｄ３はＰＲＯＭ　（３８ａ　）　、（３８ｂ
　）を介することなく直接出力レジスタ（４０）へ入力
される。

第１デジタイザ（２０）　、（２Ｂ）の５つの全２進出
力Ｄ５乃至Ｄ９と第２デジタイザ（３４）からの上位２
出力Ｄ７及びＤｓ”は各ＦＲＯＭ　（３８ａ　＞　、（
３８ｂ　）のアドレスとして各ＦＲＯＭの左側のピン番
号のピンに入力される。また各ＰＩ？ＯＭのピン７０入
力はクリップ・イネーブルライン（１２４）に接続され
、後述する映像クリップ機能を作動せしめる。クリ・ツ
ブ・イネーブル機能に関し、ＦＲＯＭ　（３８ａ　）　
、（３８ｂ　）はビットＤ４’乃至Ｄｓの７ビツトを出
力レジスタ（４０）のピッ）Ｄ４乃至Ｄ９で代表される
補正２進データテーブルにマツプするのに必要である２
倍のアドレサブルデータ位置を有する点に注意されたい
。クリップ・イネーブルは実効的には付加アドレスビッ
トを提供し、セントされると人力データビットをして補
正されたデジタル出力データの第２７レイにマツプして
映像クリッピングを行う。

ＦＲＯＭの出力ピンはブロック（３８ａ　）　、（３８
ｂ　）の右側にラベルされており、ラインＤ４乃至Ｄ１
１に補正したデジタルデータ出力を出す。これらデータ
はクリップ・イネーブルビットの状態に応じてクリップ
するかクリップしないかを決める。

ＦＲＯＭ　（３Ｂ）のピン１１及び１２は第２１より少
し詳細に示すｉ１＃断回路（１１２）へ２個の２進診断
データ信号を出力する。ＦＲＯＭ　（３８ａ　）のピン
１１に接続した瞬時誤差信号線（１１４）が誤差信号を
ＬＰＦ（１１６）　、（１１Ｂ）へ印加する。濾波出力
を比較器（１２０）に人力する。比較器の出力は発光ダ
イオード（ＬＥＤ）（１２６）を含む指示駆動回路に印
加する。ピン１２には前述の回路と並列に同様回路（１
１２ａ）が接続される。回路（１１２ａ）のこれ以上の
説明は不要と考えるが、同一素子には類似参照符号と共
にａを末尾に附している。また、回路素子にはパラメー
タを例示している。これらの値は映像信号のＡＤＣに適
する。次に、上述の回路の動作を次示すＰｌ？ＯＭリス
トを参照して説明する。

ＦＲＯＭリスト ＊これ以外は殆ど常にＤ４を反転する必要がある。

＊備考：第１デジタイザがコードｏｏｏｏｏであるとき
の非単調性を最小にするため、第２デジタイザのアンダ
ーレンジ時にＤ４を１に変更しないこと。第１デジタイ
ザがコード１１１１１のときには、第２デジタイザがオ
ーバーレンジであってもＤ４を０に変更しないこと。そ
の理由は、ｏｏｏｏｏから引算ができず、１１１１１に
加算ができない為である。

＊映像高インジケータは第１デジタイザコードが１１１
１１又は１１１１０のとき駆動される。

、Ｉ／ＫＪＲＤ する。

＊　ＣＬＩＰがオンのときは、Ｍ　Ｓ　Ｂ　＝　１１０
１００以上の白レベルは１１０１００　（＋１０６１Ｒ
Ｂ）にマツプする。

＊誤差補正が能動のときは、Ｍ　Ｓ　Ｂ　＝　００００
０又はＭ　Ｓ　Ｂ　＝　１１１１１の場合、即ち誤差補
正がキャリーできない場合を除きＡＤＣＥＲＲがオンで
ある。

＊このソースファイルは１１０−３型シンクロナイザの
ＡＤＣデジタル誤差補正用の両目１０Ｍ４こデータを与
える。

＊ファイルは８区分に編成され、最初の４区分はＣＬＩ
Ｐ　（クリップ）がオフであり、後の４区分ではオンで
ある。各半分内で、第２デジタイザのオーバーレンジ、
２つの通富半レンジ及びアンダーレンジがある。

（第１区分） ＊第２デジタイザがアンダーレンジの場合第１デジタイ
ザのＤｓ　Ｄｓファイルから１を引く。

く第２区分〉 ＊第２デジタイザが通常レンジのとき、第１デジタライ
ザのＤ’ｓ　＝　Ｄ　ｓ出力をそのままにする。

く第３区分〉 ＊第２デジクイザが通常レンジのとき、第１デジタイザ
の０９　Ｄ６出力をそのままにする。

ｖｐＪｌｌｌＪｌｔＷｌｌｌ　’ｌ’　ＬＩ　ＬＩ　Ｕ
ＩＸＪＩＩ　ｌ　［＋　１１１０１１　１　０ＭＳＢＯ
Ｘ（第４区分〉 ＊第２デジタイザがオーバーレンジのとき、第１デジタ
イザのＤ　ｓ　７　Ｄ　［Ｉ出力に１を加算する。

１１）Ｒ口％ＩＸＸＸ）１υυυｏｕｔｘ＋ｉυＵＵ＊
ＬＬｌｌｊＪＩＬＸｖＵυＬＩＩＡｌｌｌＬ工ＩＬＩＪ
υ＊第２デジタイザがアンダーレンジのとき、第１デジ
タイザのＤｓ　ＤＴ、出力から１を引く。

く第６区分〉 ＊第２デジタイザが通常レンジのとき、第１デジタイザ
のＤｓ　Ｄｓ小出力そのままにする。

く第７区分〉 ＊第２デジタイザが通常レンジのとき、第１デジタイザ
のＤｓ　ＤＢ小出力そのままにする。

く第８区分〉 ＊第２デジタイザがオーバーレンジのとき、第１デジタ
イザのＤｓ　Ｄｓ小出力１を加算する。

１ｌｌＪｈｕ　ｙｏｕｕｕｕｌＬＩＩＪｊＪＪＩＩＪｉ
ＬＩｌｊＪ　不　Ｉ　Ｕ　ＵＵｉＬＸＪＵ　ｌ　ｔＸＸ
ＪＩＬ　ｌ　ｌ１叩このＦＲＯＭリストは最初に備考を
有し、その組織と内容につき簡単に説明している。リス
トの各部はカラム類に同様に組織化している。この目的
では、左端のカラムと第２カラムの最初の文字は無視で
きる。第２カラムの見出しはカラム“０ＵＴＰＵＴＤＡ
Ｔ＾”が「出力データ」であることを示す。その下は４
ビツトワードのカラ人見出しである。ＦＲＯＭ（３８ａ
　）　、（３８ｂ　）は８ビツトを出力するのみである
ので、第２及び第４の４ビツトワードのみを使用する。

ｒ　ＸＸＸＸＪで始まる第１及び第３の４ビツトワード
はこの例では使用しない。

第２の４ビツトワード”、ＥＨ９Ｂ”はＦＲＯＭ　（３
８ａ　）のピン１１．１２．１４及び１５出力である。

カラム＠Ｅ′はライン（１１４）の出力信号である。“
Ｈ”で始まるカラムはライン（’１１４ａ）の出力信号
である。

“９″及び“８”で始まるカラムは出力データピット中
の２つのＭＳＢである。第４の４ビツトワード“７６５
４″はＦＲＯＭ　（３８ｂ　）のピン１１．１２．１４
及び１５の出力データである。

星印（＊）のカラムは後続データがコメントであってＦ
ＲＯＭの実際の動作には使用されないことを示す。これ
らコメントコードは一般にマツピング手順の動作を説明
する。コメントコードのうち“ＡＤＣＥＲＲ″とある最
初のカラムはＡＤＣ誤差の有無を表す。斯る誤差があれ
ば、第１、第４、第５及び第８区分に２進の１を示す。

これら区分は第２デジタイザがオーバー又はアンダーレ
ンジであることを示す。”　１（ＩＧＨＶＩＤ”と名付
けた第２カラムばＰＲＯＭ　（３８ａ　）のピン１２に
高レベルの信号が発生されることを示す。１０口１１−
００５”及び“００４　”と名付けた次の２カラムは補
正された出力データビットである。最初の４区分中、こ
れらカラムは出力データカラムの第２及び第４ワードに
現れる２進データと同じである。次のカラム”　ＣＬＩ
Ｐ　０Ｎ＝１′″は第３図の入力ライン（１２４）にお
けるクリップ・イネーブル機能の状態を示す。最初の４
区分ではこの機能はオフである。後の４区分ではそれは
オンであって、この場合”　０ＤＩＩ　ＯＤ５　″及び
“００４　”は以下に説明する如く出力データカラムと
相違する。

次の３カラム“１０ｓ　［Ｄｓ　”＋”ｌＤｓ　”及び
“ＩＤ４　”はＦＲＯＭ　（３８ａ　）　、（３８ｂ　
）の左側への２進データ入力を示す。“ＩＤ６　”及び
“ＩＤ４　”の表示は第３図の“Ｄｓ””及び“Ｄ４″
に対応する。

右端のカラムは入力データを補正した出力データ及び誤
差及び高レベル指示にマツプする動作を示す。リストの
８区分の各々に対してこの動作を簡単な見出しをつけて
説明している。一般に、第１デジクイズステツプの非直
線性による誤ったキャリーの発生を第２デジタイズステ
ツプ中にアンダーレンジ又はオーバーレンジとして検出
することにより補正動作するべくマツピングを行う。よ
って、リストの第１及び第５区分の如くアンダーレンジ
指示が存すると、５個のＭＳＢ″ＩＤｓ　ＩＱｓはｌイ
ンクレメントだけ大きすぎ、５個のＬＳＢのＭＳＢは１
インクレメントだけ小さすぎることを示す。従って、第
１区分では、ＭＳＢを１インクレメント下げ、次のＭＳ
Ｂ“ＯＤ４　”を１インクレメント上げる。第２デジタ
イザがオーバーレンジのときは第４区分に示す如く上述
と逆の動作をする。第２デジタイズが通常レンジの場合
、５個のＭＳＢは正しく、次の上位桁１０Ｄ４　″をデ
ジタイズが通常レンジの下又は上半分であるかによって
Ｏ又は１にセットする。

もしデジタイズがアンダーレンジ又はオーバーレンジの
いずれかであれば、“ＡＤＣＥＲＲ″ビ・ノドを、すべ
て０又はすべて１入力（リストの末尾の備考参照）の場
合を除き１にセットし、それ以外の場合は０にする。”
　ＨＩＧＨＶＩＤ”ビットは”　１０ｓ　１０ｓの入力
値が２進数１１１０１未満のすべてに対して通常０にセ
ントし、それ以外の場合は１にセットして高映像レベル
を指示する。

後の４区分は、誤差補正手順、誤差及び高レベル指示に
関する限り最初の４区分と同じである。

しかし、クリップ機能をオンにセットしているので、こ
れら区分における出力データの形態は変更され、デジタ
ル的に高及び低映像クリッピングを作動させる。リスト
の最後の備考はクリッピングしたデジタルレベルを標準
アナログ映像クリッピ／１、 ングレベルに関連づける。従って、第５区分の最′上行
を参照すると、“００ｓ　００ｓ　”及び“００４　″
カラムで表され、２進数００１０００以下のレベルに補
正されるすべての２進入力は、自動的に２進数００１０
００にセットされる。同様にして、同じ区分の末行を参
照すると、１１０１０１以上に補正されるすべての２進
データは２進数１１０１００にマツプされる。

ＦＲＯＭリストの残りの３区分を検査すると、斯るクリ
ッピングは第２デジタイザが通常のレンジ内であるか或
はアンダーレンジ又はオーバーレンジのいずれかである
かに拘らず行われることが判ろう。

以上は本発明の高速ＡＤＣ及び変換方法の原理を実施例
に則して説明したちであるが、当業者には本発明の要旨
を逸脱することなく種々の変更変形が可能であることが
理解できよう。従って、これら変更変形も本発明の技術
的範囲に入るものと解すべきである。

発明の効果 本発明によると、デュアルフラッジュ（直並列）型高速
ＡＤＣの内部、即ち第１デジタイズ段のデジタル出力の
アナログ変換値と入力アナログ信号との残差信号である
第２デジタイズ段への人力アナログ信号を１以上の所定
スレッシュホールドと比較することにより、瞬時オーバ
ー又はアンダーフローが検出表示できると共に、時間平
均化手段により複数回のデジタイズ期間中のオーバー又
はアンダーフローＩｉＩ差を検出することにより、ＡＤ
Ｃ・の非直線誤差を検出表示し、これら検出信号を用い
て短期のみならず、持続的に発生ずる誤差のデジタル誤
差補正が可能である。よって、本発明は映像信号等の高
周波信号を高速で且つ高精度（例えば１０ビツト）でデ
ジタイズする必要のある映像シンクロナイザ、画像メモ
リ等に用いて極めて有用である。

【図面の簡単な説明】 第１図は内部アナログ信号から得た診断情報を得るべく
変形したデジタル補正論理回路を有する本発明のデュア
ルフラッシュＡＤＣのブロック図、゛第２図は第２デジ
タイズステツプに続き整数ベース給断情報を得るべく変
更した第１図と同様のＡＤＣのブロック図、第３図はデ
ジタル補正論理回路の好適形態及び診断情報を出力する
回路の詳細を示す第２図の一部回路図を示す。 ＱのはデュアルフラッシュＡＤＣ，（２０）　、（２Ｂ
）は第１デジタイズ手段、（３４）は第２デジクイズ手
段、（３８）はデジタル補正手段である。

Claims (1)

1. 【特許請求の範囲】 １、デュアルフラッシュＡ−Ｄ変換器にアナログ入力信
   号を印加してデジタル出力信号に変換し、上記デュアル
   フラッシュＡ−Ｄ変換器の内部で得られるアナログ残差
   信号番予定スレッシュホールドと比較し、該比較出力に
   より上記デュアルフラッシュＡ−Ｄ変換器の内部で発生
   ずる非直線誤差を給断することを特徴とするデュアルフ
   ラッシュＡ−Ｄ変換器の誤差診断方法。 ２、上記比較は、上記デュアルフラッシュＡ−Ｄ変換器
   の複数回のデジタル変換期間にわたり平均して行うこと
   を特徴とする特許請求の範囲第１項記載のデュアルフラ
   ッシュＡ−Ｄ変換器の誤差給断方法。 ３、入力アナログ信号の上位Ｍビットのデジタル出力を
   得る第１デジタイズ段及び下位Ｎビットのデジタル出力
   を得る第２デジタイズ段を含むデュアルフラッシュＡ−
   Ｄ変換器において、上記Ｍビットと上記Ｎビットの少な
   くとも上位２ビツトとを入力とし、Ｍ＋Ｎビット未満の
   補正デジタル出力を得ると共にオーバー又はアンダーレ
   ンジ時に誤差出力を発生するデジタル補正手段を含むこ
   とを特徴とするデュアルフラッシュＡ−Ｄ変換器。 ４、上記誤差信号は上記デュアルフラッシュＡ−Ｄ変換
   器の複数回の変換期間にわたり平均化して発生表示する
   ようにした特許請求の範囲第３項記載のデュアルフラッ
   シュＡ−Ｄ変換器。