JP3556401B2 - ディジタル補償型のアナログ・ディジタル変換器 - Google Patents
ディジタル補償型のアナログ・ディジタル変換器 Download PDFInfo
- Publication number
- JP3556401B2 JP3556401B2 JP20454296A JP20454296A JP3556401B2 JP 3556401 B2 JP3556401 B2 JP 3556401B2 JP 20454296 A JP20454296 A JP 20454296A JP 20454296 A JP20454296 A JP 20454296A JP 3556401 B2 JP3556401 B2 JP 3556401B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- digital
- response
- compensation
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000004044 response Effects 0.000 claims description 50
- 238000005070 sampling Methods 0.000 claims description 7
- 238000000034 method Methods 0.000 description 29
- 238000006243 chemical reaction Methods 0.000 description 23
- 238000009825 accumulation Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 125000004122 cyclic group Chemical group 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1009—Calibration
- H03M1/1033—Calibration over the full range of the converter, e.g. for correcting differential non-linearity
- H03M1/1038—Calibration over the full range of the converter, e.g. for correcting differential non-linearity by storing corrected or correction values in one or more digital look-up tables
- H03M1/1042—Calibration over the full range of the converter, e.g. for correcting differential non-linearity by storing corrected or correction values in one or more digital look-up tables the look-up table containing corrected values for replacing the original digital values
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明はディジタル補償型のアナログ・ディジタル変換器に関するもので、特に循環型の自己較正値をより正確に算出することができるディジタル補償型のアナログ・ディジタル変換器に関するものである。
【０００２】
【従来の技術】
最近、オーディオ機器、ビデオ機器のディジタル化が進行されて行くことにつれ高速および高解像度のアナログ・ディジタル変換器（Ａ／Ｄ変換器）の出現が求められている。一般にアナログ信号をディジタル信号に変換するＡ／Ｄ変換器を作るとき高解像度の出力を得るため、多段変換器に具現する場合が多い。前記多段変換器を具現するときにはマルチビットディジタル・アナログ変換器ＭＤＡＣを使用しているが、このＭＤＡＣに不整合のある場合には変換器全体の線形の特性が不良になる。このようなＭＤＡＣの不整合による誤差を直すために自己較正法を使用している。
【０００３】
従来の自己較正法は、Ａ／Ｄ変換器の正常状態の変換と同一の過程をへて校正値を生成するので、このＭＤＡＣの誤差が大きい場合にはＭＤＡＣから発生された誤差を訂正できるが、各誤差量が小さい値である場合には誤差を訂正できない。その理由は、量の誤差のある場合に、この値は“０１０００００”に切換えられてメモリに貯蔵されなければならないが、Ａ／Ｄ変換器の特性上、Ａ／Ｄ変換された値は“００１１１１１”になる。結局、実際に存在する誤差量より校正値の生成過程による誤差がさらに大きくなるわけである。
【０００４】
例えば、誤差を有する２個の素子のある場合、この誤差の基準を“０１０００００”であるとすると、それぞれの素子に対する誤差は“０”にもっとも近いものの“−１”と判定する。しかし、これはＡ／Ｄ変換器の非線形性の限界を満足させるのでかまわない。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来の自己較正法は、この素子の２個とも同時に使用される場合の誤差は、二つの誤差の和となるはずなので、“−１”に近いのに、その生成される校正値は“−２”になる。
【０００６】
このような誤差はそれぞれの校正値に対しては問題にならないが、素子の一つ一つ毎の誤差を求めてその各々の誤差量を加えて使用する場合には実際に存在する誤差よりもっと大きくなって“較正”という概念が無意味になるおそれがある。
【０００７】
本発明の目的は、このような従来技術の問題点を解決するためになされたものであり、その目的は、解像度がより高い校正値を算出することによって、より正確なディジタル較正の可能なディジタル補償型のアナログ・ディジタル変換器を提供することにある。
【０００８】
【課題を解決するための手段】
前記目的を達成するために、請求項１記載の第１の発明の変換器は、第２のクロック信号に応答してアナログ入力信号とアナログ再構成信号とを選択する第１の選択手段と、第１のクロック信号に応答して前記第１の選択手段から選択された信号をサンプリングし、そのサンプリングされた信号をホールドさせるサンプル及びホールド手段と、前記第１のクロック信号に応答して前記ホールドされた信号をディジタル信号に変換するアナログ・ディジタル変換器と、第３のクロック信号に応答して前記ディジタル信号と制御信号を選択する第２の選択手段と、前記第１のクロック信号に応答して前記第２の選択手段から選択された信号に応答して前記ホールドされた信号を再構成して前記再構成信号に出力するマルチビットディジタル・アナログ変換器と、前記ディジタル信号を入力してディジタル訂正するディジタル訂正手段と、前記第１，３のクロック信号に応答して前記ディジタル訂正された信号に応答するディジタル補償信号を発生するディジタル補償手段と、前記ディジタル訂正された信号と前記ディジタル補償信号とを加算してディジタル補正された信号を発生する加算手段と、前記第１のクロック信号に応答して前記ディジタル補償された信号を処理して最終のアナログ・ディジタル変換された前記ディジタル信号を出力する出力手段と、校正値の算出動作時には前記第１，２の選択手段を制御して算出された補償信号の解像度が正常動作時の出力信号の解像度よりもっと高い解像度をもつ補償信号が検出されるようにし、その検出された前記ディジタル補償信号が前記ディジタル補償手段に貯蔵されるように前記クロック信号と前記制御信号とを発生する制御手段を具備することを要旨とする。従って、解像度がより高い校正値を算出することによって、より正確なディジタル較正を可能できる。
【０００９】
請求項２記載の第２の発明は、前記ディジタル補償手段は、前記検出された補償信号を貯蔵するとか、使用するときに四捨五入するとか、または前記補償信号の貯蔵および四捨五入の動作を無とすることを要旨とする。従って、より正確なディジタル較正を可能できる。
【００１０】
請求項３記載の第３の発明は、前記正常動作時には２回の循環の過程を経て、校正値の算出動作時には３回の循環の過程をへることを要旨とする。従って、細密、かつ、正確な校正値を得ることができる。
【００１１】
請求項４記載の第４の発明は、前記ディジタル補償手段は、前記第３のクロック信号に応答して訂正された前記ディジタル信号の上位の５ビットの信号と前記制御手段から提供される制御信号を選択する前記第３の選択手段と、前記第３の選択手段から選択された信号をデコーディングしてアドレス信号を発生するアドレスデコーダーと、前記アドレス信号によって指定された領域に書こみ制御信号に応答して６ビットの算出された校正値を貯蔵するとか、読出し制御信号に応答して６ビットの校正値を読出すメモリと、前記加算手段から出力される１３ビットのディジタル信号を四捨五入して６ビットの校正値を前記メモリに伝達する第１の四捨五入手段と、前記メモリから読出された６ビットの校正値をラッチするラッチ手段と、前記ラッチ手段の出力を反転する反転器と、前記加算手段から出力される１３ビットの前記ディジタル信号を前記第１のクロック信号に応答して貯蔵する第１のレジスターと、前記反転器の出力信号と前記第１のレジスターの出力信号とを前記第３のクロック信号に応答して選択する第４の選択手段とを具備することを要旨とする。従って、正常動作時には９ビット、校正値の算出動作時に１３ビットにデータを処理することによってもっと高い解像度を持つ補償信号を検出できる。
【００１２】
【発明の実施の形態】
以下、添付の図面に基づき本発明に対してより詳細に説明する。
【００１３】
図１は、本発明によるディジタル補償型のアナログ・ディジタル変換器の構成を示している。
【００１４】
同図において、前記ディジタル補償型のアナログ・ディジタル変換器は第１の選択手段１０、サンプル及びホールド手段１２、フラッシュアナログ・ディジタル変換器１４、第２の選択手段１６、マルチビットディジタル・アナログ変換器１８、ディジタル訂正手段２０、ディジタル補償手段２２、加算手段２４、出力手段２６および制御手段２８を含む。
【００１５】
前記第１の選択手段１０は、第２のクロック信号Ｑ２のハイ状態でアナログ入力信号Ｖａを選択し、ロー状態でアナログ再構成信号Ｖｂを選択するマルチプレクサー（ＭＵＸ）から構成される。
【００１６】
前記サンプル及びホールド手段（Ｓ／Ｈ）１２は前記第１のクロック信号Ｑ１に応答してこの第１のクロック信号Ｑ１のハイ状態でサンプリングし、ロー状態でサンプリングされた信号を保持する。
【００１７】
前記フラッシュアナログ・ディジタル変換器１４は、反転された第１のクロック信号Ｑ１‘バー’のハイ状態で応答して前記ホールドされた信号をディジタル信号に変換して５ビットのディジタル信号と３１ビットの制御信号を発生する。
【００１８】
前記第２の選択手段１６は、第３のクロック信号Ｑ３のハイ状態で前記フラッシュアナログ・ディジタル変換器１４から提供される３１ビットの制御信号を選択し、ロー状態では前記制御手段２８から提供される制御信号ＣＴＲＬを選択する。
【００１９】
前記マルチビットディジタル・アナログ変換器１８は、反転された前記第１のクロック信号Ｑ１‘バー’のハイ状態で応答して前記第２の選択手段１６から選択された制御信号によって前記サンプル及びホールド手段１２から提供されるホールドされた信号を再構成してアナログ再構成信号Ｖｂを出力する。
【００２０】
前記ディジタル訂正手段２０は、前記フラッシュアナログ・ディジタル変換器１４から提供される５ビットのディジタル信号を入力してディジタル訂正し、その訂正された１３ビットのディジタル信号を出力する。
【００２１】
前記ディジタル補償手段２２は、前記第１，３のクロック信号Ｑ１，Ｑ３に応答して訂正された１３ビットのディジタル信号の上位５ビットの信号に応答する対応されるディジタル補償信号を発生する。
【００２２】
前記加算手段２４は、ディジタル訂正された１３ビットの信号と６ビットのディジタル補償信号を加算してディジタル補償された１３ビットの信号を発生する。
【００２３】
前記出力手段２６は、前記第１のクロック信号Ｑ１に応答して前記ディジタル補償された信号を処理して最終のアナログ・ディジタル変換された１２ビットのディジタル信号を出力する。
【００２４】
前記制御手段２８は、校正値の算出動作時には前記第１，２の選択手段１０，１６を制御して算出された補償信号の解像度が正常動作時の９ビットの出力信号の解像度よりもっと高い解像度をもつ１３ビットの補償信号が検出されるようにし、その検出された前記ディジタル補償信号が前記ディジタル補償手段２２に貯蔵されるように前記クロック信号Ｑ１、Ｑ１‘バー’、Ｑ２、Ｑ３と制御信号ＣＴＲＬ、Ｑ１＊ ＲＤ、Ｑ１＊ ＷＲを発生する。すなわち、制御手段２８は、正常動作時と校正値の算出動作時によって変換過程の回数が異なるようにしてクロック信号Ｑ１、Ｑ１‘バー’、Ｑ２、Ｑ３と制御信号ＣＴＲＬ、Ｑ１＊ ＲＤ、Ｑ１＊ ＷＲを発生する。
【００２５】
前記ディジタル補償手段２２は、前記第３のクロック信号Ｑ３に応答して訂正された１３ビットのディジタル信号の上位５ビットの信号と前記制御手段２８から提供される制御信号ＣＴＲＬを選択する第３の選択手段２２Ａ、この第３の選択手段２２Ａから選択された信号をデコーディングして３１ビットのアドレス信号を発生するアドレスデコーダー２２Ｂを有する。また、ディジタル補償手段２２は、アドレス信号によって指定された領域に書こみ制御信号Ｑ１＊ ＷＲに応答して６ビットの算出された校正値を貯蔵するとか、読出し制御信号Ｑ１＊ ＲＤに応答して６ビットの校正値を読み出す６＊ ３１メモリ２２Ｃ、前記加算手段２４から出力される１３ビットのディジタル信号を四捨五入して６ビットの校正値を前記メモリ２２Ｃに伝達する第１の四捨五入手段２２Ｄを有する。更に、ディジタル補償手段２２は、前記メモリ２２Ｃから読出された６ビットの校正値をラッチするラッチ手段２２Ｅ、該ラッチ手段の出力を反転する反転器２２Ｆ、前記加算手段２４から出力される１３ビットのディジタル信号を前記第１のクロック信号Ｑ１に応答して貯蔵する第１のレジスター２２Ｇ、前記反転器２２Ｆの出力信号と第１のレジスター２２Ｇの出力信号を前記第３のクロック信号Ｑ３に応答して選択する第４の選択手段２２Ｈを含む。すなわち、ディジタル補償手段２２は、制御手段２８の制御の下に正常動作時には９ビット、校正値の算出動作時に１３ビットにデータを処理することによってもっと高い解像度を持つ補償信号を検出できる。
【００２６】
前記出力手段２６は、ディジタル補償された１３ビットの信号を四捨五入する第２の四捨五入手段２６Ａ、この四捨五入手段２６Ａの出力を前記第１のクロック信号Ｑ１に応答して貯蔵する第２のレジスター２６Ｂ、該第２のレジスター２６Ｂの出力を制限して１２ビットの最終のディジタル信号を出力するリミッタ２６Ｃを含む。
【００２７】
このように構成されている本発明の作用・効果は次のようである。
【００２８】
本発明は、前述した従来の誤差を減らすために、校正値を生成するとき、正常動作時の変換過程をそのまま用いないで、変換過程をもう一度へることにより、さらに細密、かつ、正確な校正値を得るということである。
【００２９】
発明の実施形態では５ビットの変換過程を三度へて１２ビットの出力を得る。一番目のＭＤＡＣをへた後に５ビットの変換を二度へて９ビットを得るが、従来の校正方法によると、その生成された変換値もやはり９ビット変換し、その値は９ビットの演算をへて得られる。
【００３０】
本発明では、校正値の生成過程において９ビットでない１３ビットの変換を行い、１３ビットの演算を行う。そして、その演算の結果によって得られた校正値を貯蔵するときには１３ビットを全部貯蔵することではなく、９ビットの水準で四捨五入してメモリに貯蔵する。
【００３１】
上述の誤差をあげれば、誤差量を１３ビット変換した出力が“００１１１１１１００１０”に該当すると、その一番目のメモリにはこの値を四捨五入した誤差量である“−１”、すなわち、１３ビットで校正値の算出動作を行い、その最終値は９ビットの水準に四捨五入して貯蔵し、二つの誤差量の和も“−１”として貯蔵する。それぞれの誤差量を貯蔵する値は従来の技術と同様であるが、二つの素子の誤差の和、例えば、ＭＤＡＣを校正する素子は本発明が提示する値がもっとも近い。
【００３２】
このように校正値を生成するために変換の過程をもう一度遂行するとしても、既存の校正方法と比較するとき、一層正確なＡ／Ｄ変換の出力を得られる。
【００３３】
次に、図２および図３に示す本発明のタイミング図を参照すると、まず第２のクロック信号Ｑ２が“１”であれば第１の選択手段１０は、外部からの入力を受け入れ、“０”であればＭＤＡＣ１８の出力を受け入れる。Ｓ／Ｈ１２からは第１のクロック信号Ｑ１が“１”であるとサンプリングし、第１のクロック信号Ｑ１が“０”であるとホールドする。ＭＤＡＣ１８はＳ／Ｈ１２からのアナログ入力と制御信号との差異を求めて増幅する役割をする。フラッシュＡ／Ｄ変換器（Ｆｌａｓｈ ＡＤＣ）１４は、第１のクロック信号Ｑ１が“０”であるとき、入力をＡ／Ｄ変換して第１のクロック信号Ｑ１が“１”になると出力する。正常状態では第３のクロック信号Ｑ３が“０”であり、ＭＤＡＣ１８はフラッシュＡ／Ｄ変換器１４の出力により制御される。
【００３４】
５ビットの変換を３回繰り返して１２ビットの出力を得るＡ／Ｄ変換器の場合にはフラッシュＡ／Ｄ変換器１４は５ビットに具現され、前述の変換過程を３回へることになる。こうして作られた全ての１５ビットのデータはディジタル訂正過程をへてから補償過程をへるが、この補償過程においては訂正されたディジタル出力からメモリに貯蔵されている校正値に減算して、その値を最終的に出力する。このとき、メモリを指定する領域は前記ディジタル訂正手段２０の出力信号の上位５ビットから得る。
【００３５】
本発明で提示するＡ／Ｄ変換器はこの校正値を生成する過程が異なる。従来の自己較正Ａ／Ｄ変換器では、２段の変換器の場合には校正値の生成は二番目の段のみへて行なわれ、３段の変換器は下位の２段の変換を通じて校正値を生成する。しかし、本発明のＡ／Ｄ変換器では校正値を生成するとき、３段の変換を遂行する。すなわち、正常的な変換の過程に比べると、最下位ビットの変換以降に一回の変換をさらに遂行するものである。
【００３６】
３段の変換器である場合の校正値の生成過程は次のようである。
【００３７】
前記校正値の生成過程は図３の制御信号にしたがうが、前記ＭＤＡＣ１８とメモリ２２Ｃのアドレスは前記制御手段２８から提供される制御信号ＣＴＲＬにしたがう。
【００３８】
前記校正値の生成はＭＤＡＣ１８内部の受動素子間の誤差を測定することによって始まる。前記制御手段２８により前記ＭＤＡＣ１８を制御することによって得られた再構成信号は、前記Ｓ／Ｈ１２→Ｆｌａｓｈ ＡＤＣ１４→ＭＤＡＣ１８−Ｓ／Ｈ１２→Ｆｌａｓｈ ＡＤＣ１４の２段の変換をへて９ビットが得られる。このような過程をへて各個別素子の誤差量を求めて、累算の過程をへて校正値として前記メモリ２２Ｃに貯蔵される。しかし、この際作られた９ビットのデータは累算の過程において上述のような問題を発生させる。
【００３９】
本発明においては校正値を作る過程を２段の変換でなく、３段の変換により具現している。つまり、従来の校正値の生成過程と比較すると、前記のＭＤＡＣ１８−Ｓ／Ｈ１２−Ｆｌａｓｈ ＡＤＣ１４の変換をもう一度遂行するものである。このように作られた校正値は、正常状態の変換が１２ビットの解像度であることに対し、１７ビットの正確度に示す。しかし、実際に校正の過程のために必要なデータはこのように多数のビット数を必要としないので、１３ビット線で四捨五入し、残りのビットは捨てることによって過多なメモリの使用を減らすことができる。
【００４０】
本発明で提示しているディジタル補償型のＡ／Ｄ変換器は既存のＡ／Ｄ変換器よりディジタル出力の線形性がもっと良い。そして、循環型のＡ／Ｄ変換器での具現が容易である。
【００４１】
【発明の効果】
以上説明したように、第１の発明の変換器は、第２のクロック信号に応答してアナログ入力信号とアナログ再構成信号とを選択する第１の選択手段と、第１のクロック信号に応答して前記第１の選択手段から選択された信号をサンプリングし、そのサンプリングされた信号をホールドさせるサンプル及びホールド手段と、前記第１のクロック信号に応答して前記ホールドされた信号をディジタル信号に変換するアナログ・ディジタル変換器と、第３のクロック信号に応答して前記ディジタル信号と制御信号を選択する第２の選択手段と、前記第１のクロック信号に応答して前記第２の選択手段から選択された信号に応答して前記ホールドされた信号を再構成して前記再構成信号に出力するマルチビットディジタル・アナログ変換器と、前記ディジタル信号を入力してディジタル訂正するディジタル訂正手段と、前記第１，３のクロック信号に応答して前記ディジタル訂正された信号に応答するディジタル補償信号を発生するディジタル補償手段と、前記ディジタル訂正された信号と前記ディジタル補償信号とを加算してディジタル補正された信号を発生する加算手段と、前記第１のクロック信号に応答して前記ディジタル補償された信号を処理して最終のアナログ・ディジタル変換された前記ディジタル信号を出力する出力手段と、校正値の算出動作時には前記第１，２の選択手段を制御して算出された補償信号の解像度が正常動作時の出力信号の解像度よりもっと高い解像度をもつ補償信号が検出されるようにし、その検出された前記ディジタル補償信号が前記ディジタル補償手段に貯蔵されるように前記クロック信号と前記制御信号とを発生する制御手段を具備するので、解像度がより高い校正値を算出することによって、より正確なディジタル較正を可能できる。
【００４２】
第２の発明は、前記ディジタル補償手段は、前記検出された補償信号を貯蔵するとか、使用するときに四捨五入するとか、または前記補償信号の貯蔵および四捨五入の動作を無とするので、より正確なディジタル較正を可能できる。
【００４３】
第３の発明は、前記正常動作時には２回の循環の過程を経て、校正値の算出動作時には３回の循環の過程をへるので、細密、かつ、正確な校正値を得ることができる。
【００４４】
第４の発明は、前記ディジタル補償手段は、前記第３のクロック信号に応答して訂正された前記ディジタル信号の上位の５ビットの信号と前記制御手段から提供される制御信号を選択する前記第３の選択手段と、前記第３の選択手段から選択された信号をデコーディングしてアドレス信号を発生するアドレスデコーダーと、前記アドレス信号によって指定された領域に書こみ制御信号に応答して６ビットの算出された校正値を貯蔵するとか、読出し制御信号に応答して６ビットの校正値を読出すメモリと、前記加算手段から出力される１３ビットのディジタル信号を四捨五入して６ビットの校正値を前記メモリに伝達する第１の四捨五入手段と、前記メモリから読出された６ビットの校正値をラッチするラッチ手段と、前記ラッチ手段の出力を反転する反転器と、前記加算手段から出力される１３ビットの前記ディジタル信号を前記第１のクロック信号に応答して貯蔵する第１のレジスターと、前記反転器の出力信号と前記第１のレジスターの出力信号とを前記第３のクロック信号に応答して選択する第４の選択手段とを具備するので、正常動作時には９ビット、校正値の算出動作時に１３ビットにデータを処理することによってもっと高い解像度を持つ補償信号を検出できる。
【図面の簡単な説明】
【図１】本発明によるディジタル補償型のアナログ・ディジタル変換器の構成を示してているブロック図である。
【図２】本発明によるアナログ・ディジタル変換器の正常動作を説明するためのタイミング図である。
【図３】本発明によるアナログ・ディジタル変換器の校正値の算出動作を説明するためのタイミング図である。
【符号の説明】
１０ 第１の選択手段
１２ サンプル及びホールド手段
１４ フラッシュアナログ・ディジタル変換器
１６ 第２の選択手段
１８ マルチビットディジタル・アナログ変換器
２０ ディジタル訂正手段
２２ ディジタル補償手段
２４ 加算手段
２６ 出力手段
２８ 制御手段
【発明の属する技術分野】
本発明はディジタル補償型のアナログ・ディジタル変換器に関するもので、特に循環型の自己較正値をより正確に算出することができるディジタル補償型のアナログ・ディジタル変換器に関するものである。
【０００２】
【従来の技術】
最近、オーディオ機器、ビデオ機器のディジタル化が進行されて行くことにつれ高速および高解像度のアナログ・ディジタル変換器（Ａ／Ｄ変換器）の出現が求められている。一般にアナログ信号をディジタル信号に変換するＡ／Ｄ変換器を作るとき高解像度の出力を得るため、多段変換器に具現する場合が多い。前記多段変換器を具現するときにはマルチビットディジタル・アナログ変換器ＭＤＡＣを使用しているが、このＭＤＡＣに不整合のある場合には変換器全体の線形の特性が不良になる。このようなＭＤＡＣの不整合による誤差を直すために自己較正法を使用している。
【０００３】
従来の自己較正法は、Ａ／Ｄ変換器の正常状態の変換と同一の過程をへて校正値を生成するので、このＭＤＡＣの誤差が大きい場合にはＭＤＡＣから発生された誤差を訂正できるが、各誤差量が小さい値である場合には誤差を訂正できない。その理由は、量の誤差のある場合に、この値は“０１０００００”に切換えられてメモリに貯蔵されなければならないが、Ａ／Ｄ変換器の特性上、Ａ／Ｄ変換された値は“００１１１１１”になる。結局、実際に存在する誤差量より校正値の生成過程による誤差がさらに大きくなるわけである。
【０００４】
例えば、誤差を有する２個の素子のある場合、この誤差の基準を“０１０００００”であるとすると、それぞれの素子に対する誤差は“０”にもっとも近いものの“−１”と判定する。しかし、これはＡ／Ｄ変換器の非線形性の限界を満足させるのでかまわない。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来の自己較正法は、この素子の２個とも同時に使用される場合の誤差は、二つの誤差の和となるはずなので、“−１”に近いのに、その生成される校正値は“−２”になる。
【０００６】
このような誤差はそれぞれの校正値に対しては問題にならないが、素子の一つ一つ毎の誤差を求めてその各々の誤差量を加えて使用する場合には実際に存在する誤差よりもっと大きくなって“較正”という概念が無意味になるおそれがある。
【０００７】
本発明の目的は、このような従来技術の問題点を解決するためになされたものであり、その目的は、解像度がより高い校正値を算出することによって、より正確なディジタル較正の可能なディジタル補償型のアナログ・ディジタル変換器を提供することにある。
【０００８】
【課題を解決するための手段】
前記目的を達成するために、請求項１記載の第１の発明の変換器は、第２のクロック信号に応答してアナログ入力信号とアナログ再構成信号とを選択する第１の選択手段と、第１のクロック信号に応答して前記第１の選択手段から選択された信号をサンプリングし、そのサンプリングされた信号をホールドさせるサンプル及びホールド手段と、前記第１のクロック信号に応答して前記ホールドされた信号をディジタル信号に変換するアナログ・ディジタル変換器と、第３のクロック信号に応答して前記ディジタル信号と制御信号を選択する第２の選択手段と、前記第１のクロック信号に応答して前記第２の選択手段から選択された信号に応答して前記ホールドされた信号を再構成して前記再構成信号に出力するマルチビットディジタル・アナログ変換器と、前記ディジタル信号を入力してディジタル訂正するディジタル訂正手段と、前記第１，３のクロック信号に応答して前記ディジタル訂正された信号に応答するディジタル補償信号を発生するディジタル補償手段と、前記ディジタル訂正された信号と前記ディジタル補償信号とを加算してディジタル補正された信号を発生する加算手段と、前記第１のクロック信号に応答して前記ディジタル補償された信号を処理して最終のアナログ・ディジタル変換された前記ディジタル信号を出力する出力手段と、校正値の算出動作時には前記第１，２の選択手段を制御して算出された補償信号の解像度が正常動作時の出力信号の解像度よりもっと高い解像度をもつ補償信号が検出されるようにし、その検出された前記ディジタル補償信号が前記ディジタル補償手段に貯蔵されるように前記クロック信号と前記制御信号とを発生する制御手段を具備することを要旨とする。従って、解像度がより高い校正値を算出することによって、より正確なディジタル較正を可能できる。
【０００９】
請求項２記載の第２の発明は、前記ディジタル補償手段は、前記検出された補償信号を貯蔵するとか、使用するときに四捨五入するとか、または前記補償信号の貯蔵および四捨五入の動作を無とすることを要旨とする。従って、より正確なディジタル較正を可能できる。
【００１０】
請求項３記載の第３の発明は、前記正常動作時には２回の循環の過程を経て、校正値の算出動作時には３回の循環の過程をへることを要旨とする。従って、細密、かつ、正確な校正値を得ることができる。
【００１１】
請求項４記載の第４の発明は、前記ディジタル補償手段は、前記第３のクロック信号に応答して訂正された前記ディジタル信号の上位の５ビットの信号と前記制御手段から提供される制御信号を選択する前記第３の選択手段と、前記第３の選択手段から選択された信号をデコーディングしてアドレス信号を発生するアドレスデコーダーと、前記アドレス信号によって指定された領域に書こみ制御信号に応答して６ビットの算出された校正値を貯蔵するとか、読出し制御信号に応答して６ビットの校正値を読出すメモリと、前記加算手段から出力される１３ビットのディジタル信号を四捨五入して６ビットの校正値を前記メモリに伝達する第１の四捨五入手段と、前記メモリから読出された６ビットの校正値をラッチするラッチ手段と、前記ラッチ手段の出力を反転する反転器と、前記加算手段から出力される１３ビットの前記ディジタル信号を前記第１のクロック信号に応答して貯蔵する第１のレジスターと、前記反転器の出力信号と前記第１のレジスターの出力信号とを前記第３のクロック信号に応答して選択する第４の選択手段とを具備することを要旨とする。従って、正常動作時には９ビット、校正値の算出動作時に１３ビットにデータを処理することによってもっと高い解像度を持つ補償信号を検出できる。
【００１２】
【発明の実施の形態】
以下、添付の図面に基づき本発明に対してより詳細に説明する。
【００１３】
図１は、本発明によるディジタル補償型のアナログ・ディジタル変換器の構成を示している。
【００１４】
同図において、前記ディジタル補償型のアナログ・ディジタル変換器は第１の選択手段１０、サンプル及びホールド手段１２、フラッシュアナログ・ディジタル変換器１４、第２の選択手段１６、マルチビットディジタル・アナログ変換器１８、ディジタル訂正手段２０、ディジタル補償手段２２、加算手段２４、出力手段２６および制御手段２８を含む。
【００１５】
前記第１の選択手段１０は、第２のクロック信号Ｑ２のハイ状態でアナログ入力信号Ｖａを選択し、ロー状態でアナログ再構成信号Ｖｂを選択するマルチプレクサー（ＭＵＸ）から構成される。
【００１６】
前記サンプル及びホールド手段（Ｓ／Ｈ）１２は前記第１のクロック信号Ｑ１に応答してこの第１のクロック信号Ｑ１のハイ状態でサンプリングし、ロー状態でサンプリングされた信号を保持する。
【００１７】
前記フラッシュアナログ・ディジタル変換器１４は、反転された第１のクロック信号Ｑ１‘バー’のハイ状態で応答して前記ホールドされた信号をディジタル信号に変換して５ビットのディジタル信号と３１ビットの制御信号を発生する。
【００１８】
前記第２の選択手段１６は、第３のクロック信号Ｑ３のハイ状態で前記フラッシュアナログ・ディジタル変換器１４から提供される３１ビットの制御信号を選択し、ロー状態では前記制御手段２８から提供される制御信号ＣＴＲＬを選択する。
【００１９】
前記マルチビットディジタル・アナログ変換器１８は、反転された前記第１のクロック信号Ｑ１‘バー’のハイ状態で応答して前記第２の選択手段１６から選択された制御信号によって前記サンプル及びホールド手段１２から提供されるホールドされた信号を再構成してアナログ再構成信号Ｖｂを出力する。
【００２０】
前記ディジタル訂正手段２０は、前記フラッシュアナログ・ディジタル変換器１４から提供される５ビットのディジタル信号を入力してディジタル訂正し、その訂正された１３ビットのディジタル信号を出力する。
【００２１】
前記ディジタル補償手段２２は、前記第１，３のクロック信号Ｑ１，Ｑ３に応答して訂正された１３ビットのディジタル信号の上位５ビットの信号に応答する対応されるディジタル補償信号を発生する。
【００２２】
前記加算手段２４は、ディジタル訂正された１３ビットの信号と６ビットのディジタル補償信号を加算してディジタル補償された１３ビットの信号を発生する。
【００２３】
前記出力手段２６は、前記第１のクロック信号Ｑ１に応答して前記ディジタル補償された信号を処理して最終のアナログ・ディジタル変換された１２ビットのディジタル信号を出力する。
【００２４】
前記制御手段２８は、校正値の算出動作時には前記第１，２の選択手段１０，１６を制御して算出された補償信号の解像度が正常動作時の９ビットの出力信号の解像度よりもっと高い解像度をもつ１３ビットの補償信号が検出されるようにし、その検出された前記ディジタル補償信号が前記ディジタル補償手段２２に貯蔵されるように前記クロック信号Ｑ１、Ｑ１‘バー’、Ｑ２、Ｑ３と制御信号ＣＴＲＬ、Ｑ１＊ ＲＤ、Ｑ１＊ ＷＲを発生する。すなわち、制御手段２８は、正常動作時と校正値の算出動作時によって変換過程の回数が異なるようにしてクロック信号Ｑ１、Ｑ１‘バー’、Ｑ２、Ｑ３と制御信号ＣＴＲＬ、Ｑ１＊ ＲＤ、Ｑ１＊ ＷＲを発生する。
【００２５】
前記ディジタル補償手段２２は、前記第３のクロック信号Ｑ３に応答して訂正された１３ビットのディジタル信号の上位５ビットの信号と前記制御手段２８から提供される制御信号ＣＴＲＬを選択する第３の選択手段２２Ａ、この第３の選択手段２２Ａから選択された信号をデコーディングして３１ビットのアドレス信号を発生するアドレスデコーダー２２Ｂを有する。また、ディジタル補償手段２２は、アドレス信号によって指定された領域に書こみ制御信号Ｑ１＊ ＷＲに応答して６ビットの算出された校正値を貯蔵するとか、読出し制御信号Ｑ１＊ ＲＤに応答して６ビットの校正値を読み出す６＊ ３１メモリ２２Ｃ、前記加算手段２４から出力される１３ビットのディジタル信号を四捨五入して６ビットの校正値を前記メモリ２２Ｃに伝達する第１の四捨五入手段２２Ｄを有する。更に、ディジタル補償手段２２は、前記メモリ２２Ｃから読出された６ビットの校正値をラッチするラッチ手段２２Ｅ、該ラッチ手段の出力を反転する反転器２２Ｆ、前記加算手段２４から出力される１３ビットのディジタル信号を前記第１のクロック信号Ｑ１に応答して貯蔵する第１のレジスター２２Ｇ、前記反転器２２Ｆの出力信号と第１のレジスター２２Ｇの出力信号を前記第３のクロック信号Ｑ３に応答して選択する第４の選択手段２２Ｈを含む。すなわち、ディジタル補償手段２２は、制御手段２８の制御の下に正常動作時には９ビット、校正値の算出動作時に１３ビットにデータを処理することによってもっと高い解像度を持つ補償信号を検出できる。
【００２６】
前記出力手段２６は、ディジタル補償された１３ビットの信号を四捨五入する第２の四捨五入手段２６Ａ、この四捨五入手段２６Ａの出力を前記第１のクロック信号Ｑ１に応答して貯蔵する第２のレジスター２６Ｂ、該第２のレジスター２６Ｂの出力を制限して１２ビットの最終のディジタル信号を出力するリミッタ２６Ｃを含む。
【００２７】
このように構成されている本発明の作用・効果は次のようである。
【００２８】
本発明は、前述した従来の誤差を減らすために、校正値を生成するとき、正常動作時の変換過程をそのまま用いないで、変換過程をもう一度へることにより、さらに細密、かつ、正確な校正値を得るということである。
【００２９】
発明の実施形態では５ビットの変換過程を三度へて１２ビットの出力を得る。一番目のＭＤＡＣをへた後に５ビットの変換を二度へて９ビットを得るが、従来の校正方法によると、その生成された変換値もやはり９ビット変換し、その値は９ビットの演算をへて得られる。
【００３０】
本発明では、校正値の生成過程において９ビットでない１３ビットの変換を行い、１３ビットの演算を行う。そして、その演算の結果によって得られた校正値を貯蔵するときには１３ビットを全部貯蔵することではなく、９ビットの水準で四捨五入してメモリに貯蔵する。
【００３１】
上述の誤差をあげれば、誤差量を１３ビット変換した出力が“００１１１１１１００１０”に該当すると、その一番目のメモリにはこの値を四捨五入した誤差量である“−１”、すなわち、１３ビットで校正値の算出動作を行い、その最終値は９ビットの水準に四捨五入して貯蔵し、二つの誤差量の和も“−１”として貯蔵する。それぞれの誤差量を貯蔵する値は従来の技術と同様であるが、二つの素子の誤差の和、例えば、ＭＤＡＣを校正する素子は本発明が提示する値がもっとも近い。
【００３２】
このように校正値を生成するために変換の過程をもう一度遂行するとしても、既存の校正方法と比較するとき、一層正確なＡ／Ｄ変換の出力を得られる。
【００３３】
次に、図２および図３に示す本発明のタイミング図を参照すると、まず第２のクロック信号Ｑ２が“１”であれば第１の選択手段１０は、外部からの入力を受け入れ、“０”であればＭＤＡＣ１８の出力を受け入れる。Ｓ／Ｈ１２からは第１のクロック信号Ｑ１が“１”であるとサンプリングし、第１のクロック信号Ｑ１が“０”であるとホールドする。ＭＤＡＣ１８はＳ／Ｈ１２からのアナログ入力と制御信号との差異を求めて増幅する役割をする。フラッシュＡ／Ｄ変換器（Ｆｌａｓｈ ＡＤＣ）１４は、第１のクロック信号Ｑ１が“０”であるとき、入力をＡ／Ｄ変換して第１のクロック信号Ｑ１が“１”になると出力する。正常状態では第３のクロック信号Ｑ３が“０”であり、ＭＤＡＣ１８はフラッシュＡ／Ｄ変換器１４の出力により制御される。
【００３４】
５ビットの変換を３回繰り返して１２ビットの出力を得るＡ／Ｄ変換器の場合にはフラッシュＡ／Ｄ変換器１４は５ビットに具現され、前述の変換過程を３回へることになる。こうして作られた全ての１５ビットのデータはディジタル訂正過程をへてから補償過程をへるが、この補償過程においては訂正されたディジタル出力からメモリに貯蔵されている校正値に減算して、その値を最終的に出力する。このとき、メモリを指定する領域は前記ディジタル訂正手段２０の出力信号の上位５ビットから得る。
【００３５】
本発明で提示するＡ／Ｄ変換器はこの校正値を生成する過程が異なる。従来の自己較正Ａ／Ｄ変換器では、２段の変換器の場合には校正値の生成は二番目の段のみへて行なわれ、３段の変換器は下位の２段の変換を通じて校正値を生成する。しかし、本発明のＡ／Ｄ変換器では校正値を生成するとき、３段の変換を遂行する。すなわち、正常的な変換の過程に比べると、最下位ビットの変換以降に一回の変換をさらに遂行するものである。
【００３６】
３段の変換器である場合の校正値の生成過程は次のようである。
【００３７】
前記校正値の生成過程は図３の制御信号にしたがうが、前記ＭＤＡＣ１８とメモリ２２Ｃのアドレスは前記制御手段２８から提供される制御信号ＣＴＲＬにしたがう。
【００３８】
前記校正値の生成はＭＤＡＣ１８内部の受動素子間の誤差を測定することによって始まる。前記制御手段２８により前記ＭＤＡＣ１８を制御することによって得られた再構成信号は、前記Ｓ／Ｈ１２→Ｆｌａｓｈ ＡＤＣ１４→ＭＤＡＣ１８−Ｓ／Ｈ１２→Ｆｌａｓｈ ＡＤＣ１４の２段の変換をへて９ビットが得られる。このような過程をへて各個別素子の誤差量を求めて、累算の過程をへて校正値として前記メモリ２２Ｃに貯蔵される。しかし、この際作られた９ビットのデータは累算の過程において上述のような問題を発生させる。
【００３９】
本発明においては校正値を作る過程を２段の変換でなく、３段の変換により具現している。つまり、従来の校正値の生成過程と比較すると、前記のＭＤＡＣ１８−Ｓ／Ｈ１２−Ｆｌａｓｈ ＡＤＣ１４の変換をもう一度遂行するものである。このように作られた校正値は、正常状態の変換が１２ビットの解像度であることに対し、１７ビットの正確度に示す。しかし、実際に校正の過程のために必要なデータはこのように多数のビット数を必要としないので、１３ビット線で四捨五入し、残りのビットは捨てることによって過多なメモリの使用を減らすことができる。
【００４０】
本発明で提示しているディジタル補償型のＡ／Ｄ変換器は既存のＡ／Ｄ変換器よりディジタル出力の線形性がもっと良い。そして、循環型のＡ／Ｄ変換器での具現が容易である。
【００４１】
【発明の効果】
以上説明したように、第１の発明の変換器は、第２のクロック信号に応答してアナログ入力信号とアナログ再構成信号とを選択する第１の選択手段と、第１のクロック信号に応答して前記第１の選択手段から選択された信号をサンプリングし、そのサンプリングされた信号をホールドさせるサンプル及びホールド手段と、前記第１のクロック信号に応答して前記ホールドされた信号をディジタル信号に変換するアナログ・ディジタル変換器と、第３のクロック信号に応答して前記ディジタル信号と制御信号を選択する第２の選択手段と、前記第１のクロック信号に応答して前記第２の選択手段から選択された信号に応答して前記ホールドされた信号を再構成して前記再構成信号に出力するマルチビットディジタル・アナログ変換器と、前記ディジタル信号を入力してディジタル訂正するディジタル訂正手段と、前記第１，３のクロック信号に応答して前記ディジタル訂正された信号に応答するディジタル補償信号を発生するディジタル補償手段と、前記ディジタル訂正された信号と前記ディジタル補償信号とを加算してディジタル補正された信号を発生する加算手段と、前記第１のクロック信号に応答して前記ディジタル補償された信号を処理して最終のアナログ・ディジタル変換された前記ディジタル信号を出力する出力手段と、校正値の算出動作時には前記第１，２の選択手段を制御して算出された補償信号の解像度が正常動作時の出力信号の解像度よりもっと高い解像度をもつ補償信号が検出されるようにし、その検出された前記ディジタル補償信号が前記ディジタル補償手段に貯蔵されるように前記クロック信号と前記制御信号とを発生する制御手段を具備するので、解像度がより高い校正値を算出することによって、より正確なディジタル較正を可能できる。
【００４２】
第２の発明は、前記ディジタル補償手段は、前記検出された補償信号を貯蔵するとか、使用するときに四捨五入するとか、または前記補償信号の貯蔵および四捨五入の動作を無とするので、より正確なディジタル較正を可能できる。
【００４３】
第３の発明は、前記正常動作時には２回の循環の過程を経て、校正値の算出動作時には３回の循環の過程をへるので、細密、かつ、正確な校正値を得ることができる。
【００４４】
第４の発明は、前記ディジタル補償手段は、前記第３のクロック信号に応答して訂正された前記ディジタル信号の上位の５ビットの信号と前記制御手段から提供される制御信号を選択する前記第３の選択手段と、前記第３の選択手段から選択された信号をデコーディングしてアドレス信号を発生するアドレスデコーダーと、前記アドレス信号によって指定された領域に書こみ制御信号に応答して６ビットの算出された校正値を貯蔵するとか、読出し制御信号に応答して６ビットの校正値を読出すメモリと、前記加算手段から出力される１３ビットのディジタル信号を四捨五入して６ビットの校正値を前記メモリに伝達する第１の四捨五入手段と、前記メモリから読出された６ビットの校正値をラッチするラッチ手段と、前記ラッチ手段の出力を反転する反転器と、前記加算手段から出力される１３ビットの前記ディジタル信号を前記第１のクロック信号に応答して貯蔵する第１のレジスターと、前記反転器の出力信号と前記第１のレジスターの出力信号とを前記第３のクロック信号に応答して選択する第４の選択手段とを具備するので、正常動作時には９ビット、校正値の算出動作時に１３ビットにデータを処理することによってもっと高い解像度を持つ補償信号を検出できる。
【図面の簡単な説明】
【図１】本発明によるディジタル補償型のアナログ・ディジタル変換器の構成を示してているブロック図である。
【図２】本発明によるアナログ・ディジタル変換器の正常動作を説明するためのタイミング図である。
【図３】本発明によるアナログ・ディジタル変換器の校正値の算出動作を説明するためのタイミング図である。
【符号の説明】
１０ 第１の選択手段
１２ サンプル及びホールド手段
１４ フラッシュアナログ・ディジタル変換器
１６ 第２の選択手段
１８ マルチビットディジタル・アナログ変換器
２０ ディジタル訂正手段
２２ ディジタル補償手段
２４ 加算手段
２６ 出力手段
２８ 制御手段
Claims (4)
- 第２のクロック信号に応答してアナログ入力信号とアナログ再構成信号とを選択する第１の選択手段と、
第１のクロック信号に応答して前記第１の選択手段から選択された信号をサンプリングし、そのサンプリングされた信号をホールドさせるサンプル及びホールド手段と、
前記第１のクロック信号に応答して前記ホールドされた信号をディジタル信号に変換するアナログ・ディジタル変換器と、
第３のクロック信号に応答して前記ディジタル信号と制御信号を選択する第２の選択手段と、
前記第１のクロック信号に応答して前記第２の選択手段から選択された信号に応答して前記ホールドされた信号を再構成して前記再構成信号に出力するマルチビットディジタル・アナログ変換器と、
前記ディジタル信号を入力してディジタル訂正するディジタル訂正手段と、
前記第１，３のクロック信号に応答して前記ディジタル訂正された信号に応答するディジタル補償信号を発生するディジタル補償手段と、
前記ディジタル訂正された信号と前記ディジタル補償信号とを加算してディジタル補正された信号を発生する加算手段と、
前記第１のクロック信号に応答して前記ディジタル補償された信号を処理して最終のアナログ・ディジタル変換された前記ディジタル信号を出力する出力手段と、
校正値の算出動作時には前記第１，２の選択手段を制御して算出された補償信号の解像度が正常動作時の出力信号の解像度よりもっと高い解像度をもつ補償信号が検出されるようにし、その検出された前記ディジタル補償信号が前記ディジタル補償手段に貯蔵されるように前記クロック信号と前記制御信号とを発生する制御手段とを具備することを特徴とするディジタル補償型のアナログ・ディジタル変換器。 - 前記ディジタル補償手段は、
前記検出された補償信号を貯蔵するとか、使用するときに四捨五入するとか、または前記補償信号の貯蔵および四捨五入の動作を無とすることを特徴とする請求項１記載のディジタル補償型のアナログ・ディジタル変換器。 - 前記正常動作時には２回の循環の過程を経て、校正値の算出動作時には３回の循環の過程をへることを特徴とする請求項１記載のディジタル補償型のアナログ・ディジタル変換器。
- 前記ディジタル補償手段は、
前記第３のクロック信号に応答して訂正された前記ディジタル信号の上位の５ビットの信号と前記制御手段から提供される制御信号を選択する前記第３の選択手段と、
前記第３の選択手段から選択された信号をデコーディングしてアドレス信号を発生するアドレスデコーダーと、
前記アドレス信号によって指定された領域に書こみ制御信号に応答して６ビットの算出された校正値を貯蔵または読出し制御信号に応答して６ビットの校正値を読出すメモリと、
前記加算手段から出力される１３ビットのディジタル信号を四捨五入して６ビットの校正値を前記メモリに伝達する第１の四捨五入手段と、
前記メモリから読出された６ビットの校正値をラッチするラッチ手段と、
前記ラッチ手段の出力を反転する反転器と、
前記加算手段から出力される１３ビットの前記ディジタル信号を前記第１のクロック信号に応答して貯蔵する第１のレジスターと、
前記反転器の出力信号と前記第１のレジスターの出力信号とを前記第３のクロック信号に応答して選択する第４の選択手段とを具備することを特徴とする請求項１記載のディジタル補償型のアナログ・ディジタル変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950055600A KR0157122B1 (ko) | 1995-12-23 | 1995-12-23 | 디지탈 보상형 아날로그 디지탈 변환기 |
| KR1995-55600 | 1995-12-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09186591A JPH09186591A (ja) | 1997-07-15 |
| JP3556401B2 true JP3556401B2 (ja) | 2004-08-18 |
Family
ID=19443834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20454296A Expired - Fee Related JP3556401B2 (ja) | 1995-12-23 | 1996-08-02 | ディジタル補償型のアナログ・ディジタル変換器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5870041A (ja) |
| JP (1) | JP3556401B2 (ja) |
| KR (1) | KR0157122B1 (ja) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5977894A (en) * | 1997-12-31 | 1999-11-02 | Maxim Integrated Products, Inc. | Digital calibration for analog-to-digital converters with implicit gain proration |
| US6720999B1 (en) * | 1999-03-31 | 2004-04-13 | Cirrus Logic, Inc. | CCD imager analog processor systems and methods |
| FI107482B (fi) | 1999-09-20 | 2001-08-15 | Nokia Networks Oy | Menetelmä analogia-digitaalimuuntimen kalibroimiseksi sekä kalibrointilaite |
| US6323800B1 (en) | 2000-02-17 | 2001-11-27 | Advanced Micro Devices, Inc. | Pipeline analog to digital (a/d) converter with lengthened hold operation of a first stage |
| US6359579B1 (en) | 2000-02-17 | 2002-03-19 | Advanced Micro Devices, Inc. | Digital logic correction circuit for a pipeline analog to digital (A/D) converter |
| US6295016B1 (en) * | 2000-02-17 | 2001-09-25 | Advanced Micro Devices, Inc. | Pipeline analog to digital (A/D) converter with relaxed accuracy requirement for sample and hold stage |
| US6337651B1 (en) | 2000-02-17 | 2002-01-08 | Advanced Micro Devices, Inc. | Pipeline analog to digital (A/D) converter with relaxed accuracy requirement for sample and hold stage |
| US6288667B1 (en) * | 2000-03-13 | 2001-09-11 | Massachusetts Institute Of Technology | Low power analog-to-digital converter |
| SE517675C2 (sv) | 2000-03-14 | 2002-07-02 | Ericsson Telefon Ab L M | Ett förfarande för A/D-omvandling samt ett A/D- omvandlingssystem |
| SE516799C2 (sv) | 2000-04-25 | 2002-03-05 | Ericsson Telefon Ab L M | Ett förfarande och en anordning för kalibrering av A/D- omvandlare |
| US6445319B1 (en) | 2000-05-10 | 2002-09-03 | Texas Instruments Incorporated | Analog to digital converter circuit |
| US6489904B1 (en) | 2001-07-27 | 2002-12-03 | Fairchild Semiconductor Corporation | Pipeline analog-to-digital converter with on-chip digital calibration |
| DE10305972A1 (de) * | 2003-02-13 | 2004-09-02 | Micronas Gmbh | Kompensationsschaltungsanordnung und Kompensationsverfahren zum Kompensieren von nicht-linearen Verzerrungen eines AD-Wandlers |
| DE102004049348A1 (de) * | 2004-10-08 | 2006-04-20 | Micronas Gmbh | Verfahren sowie Einrichtung zur Kompensation von Kennlinienfehlern eines Analog-Digital-Wandlers |
| US7639531B2 (en) * | 2006-05-15 | 2009-12-29 | Apple Inc. | Dynamic cell bit resolution |
| US7511646B2 (en) * | 2006-05-15 | 2009-03-31 | Apple Inc. | Use of 8-bit or higher A/D for NAND cell value |
| US7701797B2 (en) | 2006-05-15 | 2010-04-20 | Apple Inc. | Two levels of voltage regulation supplied for logic and data programming voltage of a memory device |
| US8000134B2 (en) | 2006-05-15 | 2011-08-16 | Apple Inc. | Off-die charge pump that supplies multiple flash devices |
| US7639542B2 (en) * | 2006-05-15 | 2009-12-29 | Apple Inc. | Maintenance operations for multi-level data storage cells |
| US7613043B2 (en) * | 2006-05-15 | 2009-11-03 | Apple Inc. | Shifting reference values to account for voltage sag |
| US7852690B2 (en) * | 2006-05-15 | 2010-12-14 | Apple Inc. | Multi-chip package for a flash memory |
| US7911834B2 (en) * | 2006-05-15 | 2011-03-22 | Apple Inc. | Analog interface for a flash memory die |
| US7551486B2 (en) * | 2006-05-15 | 2009-06-23 | Apple Inc. | Iterative memory cell charging based on reference cell value |
| US7568135B2 (en) | 2006-05-15 | 2009-07-28 | Apple Inc. | Use of alternative value in cell detection |
| US20090154612A1 (en) * | 2007-12-12 | 2009-06-18 | Ahmadreza Rofougaran | Method and system for dynamic filtering and data conversion resolution adjustments in a receiver |
| US7965215B2 (en) * | 2007-12-12 | 2011-06-21 | Broadcom Corporation | Method and system for variable resolution data conversion in a receiver |
| US8836553B2 (en) * | 2012-10-16 | 2014-09-16 | Broadcom Corporation | DSP reciever with high speed low BER ADC |
| KR102167955B1 (ko) * | 2019-02-01 | 2020-10-21 | 연세대학교 산학협력단 | 부분 샘플링 수신 장치 및 그 동작 방법 |
| CN116505947B (zh) * | 2023-06-27 | 2023-09-26 | 北京思凌科半导体技术有限公司 | 模数转换器校准方法、装置、存储介质及芯片 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5017920A (en) * | 1989-05-05 | 1991-05-21 | Rockwell International Corporation | High-speed modified successive approximation analog to digital converter |
| KR970005828B1 (ko) * | 1993-12-31 | 1997-04-21 | 김정덕 | 파이프 라인 구조의 다단 아날로그/디지탈 변환기 |
-
1995
- 1995-12-23 KR KR1019950055600A patent/KR0157122B1/ko not_active IP Right Cessation
-
1996
- 1996-08-02 JP JP20454296A patent/JP3556401B2/ja not_active Expired - Fee Related
- 1996-12-23 US US08/773,481 patent/US5870041A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR970055582A (ko) | 1997-07-31 |
| US5870041A (en) | 1999-02-09 |
| JPH09186591A (ja) | 1997-07-15 |
| KR0157122B1 (ko) | 1999-02-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3556401B2 (ja) | ディジタル補償型のアナログ・ディジタル変換器 | |
| US7605741B2 (en) | Digitally corrected SAR converter including a correction DAC | |
| JP3523639B2 (ja) | アナログ／デジタルコンバータの校正方法及び校正装置 | |
| US4894656A (en) | Self-calibrating pipelined subranging analog-to-digital converter | |
| US8766839B2 (en) | Reducing the effect of elements mismatch in a SAR ADC | |
| US4943807A (en) | Digitally calibrated delta-sigma analog-to-digital converter | |
| US6232898B1 (en) | Digital self-calibration scheme for a pipelined A/D converter | |
| US20050001747A1 (en) | All-analog calibration of string-DAC linearity: application to high voltage processes | |
| JP2020524962A (ja) | セグメント化デジタル・アナログ変換器 | |
| WO2003067764A1 (fr) | Appareil et procede de conversion a/n | |
| CA2042142A1 (en) | Digital error correction system for subranging analog-to-digital converters | |
| TW201014194A (en) | Data conversion circuitry and method therefor | |
| JPH06104754A (ja) | 梯子型抵抗をトリミングするための既埋設修正データメモリを備えた多段アナログデジタル変換器 | |
| US6404364B1 (en) | Multistage converter employing digital dither | |
| JPH08149006A (ja) | アナログ・ディジタル変換器 | |
| KR20090034908A (ko) | 비동기 전류모드 순환 비교를 이용한 아날로그-디지털 변환 | |
| JP2005304033A (ja) | ディジタル的に自己校正するパイプラインａｄｃ及びその方法 | |
| JP4999955B2 (ja) | アナログ−デジタル変換器の動作試験方法、アナログ−デジタル変換器およびアナログ−デジタル変換器の動作試験装置 | |
| JP4526919B2 (ja) | Ａ／ｄ変換装置 | |
| US8223049B2 (en) | Charge injection mechanism for analog-to-digital converters | |
| JP4588278B2 (ja) | アナログ−デジタル変換器 | |
| US10763886B1 (en) | Dithering and calibration technique in multi-stage ADC | |
| JP2008182333A (ja) | 自己補正型アナログデジタル変換器 | |
| KR20110090669A (ko) | 축차근사 레지스터형 아날로그-디지털 변환기 | |
| EP0945987B1 (en) | Process for the linearization of the transfer characteristic of an analog-to-digital converter and a respective circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040413 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040512 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090521 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090521 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100521 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100521 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110521 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110521 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120521 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |