JP3556401B2 - ディジタル補償型のアナログ・ディジタル変換器 - Google Patents
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Description
【発明の属する技術分野】
本発明はディジタル補償型のアナログ・ディジタル変換器に関するもので、特に循環型の自己較正値をより正確に算出することができるディジタル補償型のアナログ・ディジタル変換器に関するものである。
【0002】
【従来の技術】
最近、オーディオ機器、ビデオ機器のディジタル化が進行されて行くことにつれ高速および高解像度のアナログ・ディジタル変換器(A/D変換器)の出現が求められている。一般にアナログ信号をディジタル信号に変換するA/D変換器を作るとき高解像度の出力を得るため、多段変換器に具現する場合が多い。前記多段変換器を具現するときにはマルチビットディジタル・アナログ変換器MDACを使用しているが、このMDACに不整合のある場合には変換器全体の線形の特性が不良になる。このようなMDACの不整合による誤差を直すために自己較正法を使用している。
【0003】
従来の自己較正法は、A/D変換器の正常状態の変換と同一の過程をへて校正値を生成するので、このMDACの誤差が大きい場合にはMDACから発生された誤差を訂正できるが、各誤差量が小さい値である場合には誤差を訂正できない。その理由は、量の誤差のある場合に、この値は“0100000”に切換えられてメモリに貯蔵されなければならないが、A/D変換器の特性上、A/D変換された値は“0011111”になる。結局、実際に存在する誤差量より校正値の生成過程による誤差がさらに大きくなるわけである。
【0004】
例えば、誤差を有する2個の素子のある場合、この誤差の基準を“0100000”であるとすると、それぞれの素子に対する誤差は“0”にもっとも近いものの“−1”と判定する。しかし、これはA/D変換器の非線形性の限界を満足させるのでかまわない。
【0005】
【発明が解決しようとする課題】
しかしながら、従来の自己較正法は、この素子の2個とも同時に使用される場合の誤差は、二つの誤差の和となるはずなので、“−1”に近いのに、その生成される校正値は“−2”になる。
【0006】
このような誤差はそれぞれの校正値に対しては問題にならないが、素子の一つ一つ毎の誤差を求めてその各々の誤差量を加えて使用する場合には実際に存在する誤差よりもっと大きくなって“較正”という概念が無意味になるおそれがある。
【0007】
本発明の目的は、このような従来技術の問題点を解決するためになされたものであり、その目的は、解像度がより高い校正値を算出することによって、より正確なディジタル較正の可能なディジタル補償型のアナログ・ディジタル変換器を提供することにある。
【0008】
【課題を解決するための手段】
前記目的を達成するために、請求項1記載の第1の発明の変換器は、第2のクロック信号に応答してアナログ入力信号とアナログ再構成信号とを選択する第1の選択手段と、第1のクロック信号に応答して前記第1の選択手段から選択された信号をサンプリングし、そのサンプリングされた信号をホールドさせるサンプル及びホールド手段と、前記第1のクロック信号に応答して前記ホールドされた信号をディジタル信号に変換するアナログ・ディジタル変換器と、第3のクロック信号に応答して前記ディジタル信号と制御信号を選択する第2の選択手段と、前記第1のクロック信号に応答して前記第2の選択手段から選択された信号に応答して前記ホールドされた信号を再構成して前記再構成信号に出力するマルチビットディジタル・アナログ変換器と、前記ディジタル信号を入力してディジタル訂正するディジタル訂正手段と、前記第1,3のクロック信号に応答して前記ディジタル訂正された信号に応答するディジタル補償信号を発生するディジタル補償手段と、前記ディジタル訂正された信号と前記ディジタル補償信号とを加算してディジタル補正された信号を発生する加算手段と、前記第1のクロック信号に応答して前記ディジタル補償された信号を処理して最終のアナログ・ディジタル変換された前記ディジタル信号を出力する出力手段と、校正値の算出動作時には前記第1,2の選択手段を制御して算出された補償信号の解像度が正常動作時の出力信号の解像度よりもっと高い解像度をもつ補償信号が検出されるようにし、その検出された前記ディジタル補償信号が前記ディジタル補償手段に貯蔵されるように前記クロック信号と前記制御信号とを発生する制御手段を具備することを要旨とする。従って、解像度がより高い校正値を算出することによって、より正確なディジタル較正を可能できる。
【0009】
請求項2記載の第2の発明は、前記ディジタル補償手段は、前記検出された補償信号を貯蔵するとか、使用するときに四捨五入するとか、または前記補償信号の貯蔵および四捨五入の動作を無とすることを要旨とする。従って、より正確なディジタル較正を可能できる。
【0010】
請求項3記載の第3の発明は、前記正常動作時には2回の循環の過程を経て、校正値の算出動作時には3回の循環の過程をへることを要旨とする。従って、細密、かつ、正確な校正値を得ることができる。
【0011】
請求項4記載の第4の発明は、前記ディジタル補償手段は、前記第3のクロック信号に応答して訂正された前記ディジタル信号の上位の5ビットの信号と前記制御手段から提供される制御信号を選択する前記第3の選択手段と、前記第3の選択手段から選択された信号をデコーディングしてアドレス信号を発生するアドレスデコーダーと、前記アドレス信号によって指定された領域に書こみ制御信号に応答して6ビットの算出された校正値を貯蔵するとか、読出し制御信号に応答して6ビットの校正値を読出すメモリと、前記加算手段から出力される13ビットのディジタル信号を四捨五入して6ビットの校正値を前記メモリに伝達する第1の四捨五入手段と、前記メモリから読出された6ビットの校正値をラッチするラッチ手段と、前記ラッチ手段の出力を反転する反転器と、前記加算手段から出力される13ビットの前記ディジタル信号を前記第1のクロック信号に応答して貯蔵する第1のレジスターと、前記反転器の出力信号と前記第1のレジスターの出力信号とを前記第3のクロック信号に応答して選択する第4の選択手段とを具備することを要旨とする。従って、正常動作時には9ビット、校正値の算出動作時に13ビットにデータを処理することによってもっと高い解像度を持つ補償信号を検出できる。
【0012】
【発明の実施の形態】
以下、添付の図面に基づき本発明に対してより詳細に説明する。
【0013】
図1は、本発明によるディジタル補償型のアナログ・ディジタル変換器の構成を示している。
【0014】
同図において、前記ディジタル補償型のアナログ・ディジタル変換器は第1の選択手段10、サンプル及びホールド手段12、フラッシュアナログ・ディジタル変換器14、第2の選択手段16、マルチビットディジタル・アナログ変換器18、ディジタル訂正手段20、ディジタル補償手段22、加算手段24、出力手段26および制御手段28を含む。
【0015】
前記第1の選択手段10は、第2のクロック信号Q2のハイ状態でアナログ入力信号Vaを選択し、ロー状態でアナログ再構成信号Vbを選択するマルチプレクサー(MUX)から構成される。
【0016】
前記サンプル及びホールド手段(S/H)12は前記第1のクロック信号Q1に応答してこの第1のクロック信号Q1のハイ状態でサンプリングし、ロー状態でサンプリングされた信号を保持する。
【0017】
前記フラッシュアナログ・ディジタル変換器14は、反転された第1のクロック信号Q1‘バー’のハイ状態で応答して前記ホールドされた信号をディジタル信号に変換して5ビットのディジタル信号と31ビットの制御信号を発生する。
【0018】
前記第2の選択手段16は、第3のクロック信号Q3のハイ状態で前記フラッシュアナログ・ディジタル変換器14から提供される31ビットの制御信号を選択し、ロー状態では前記制御手段28から提供される制御信号CTRLを選択する。
【0019】
前記マルチビットディジタル・アナログ変換器18は、反転された前記第1のクロック信号Q1‘バー’のハイ状態で応答して前記第2の選択手段16から選択された制御信号によって前記サンプル及びホールド手段12から提供されるホールドされた信号を再構成してアナログ再構成信号Vbを出力する。
【0020】
前記ディジタル訂正手段20は、前記フラッシュアナログ・ディジタル変換器14から提供される5ビットのディジタル信号を入力してディジタル訂正し、その訂正された13ビットのディジタル信号を出力する。
【0021】
前記ディジタル補償手段22は、前記第1,3のクロック信号Q1,Q3に応答して訂正された13ビットのディジタル信号の上位5ビットの信号に応答する対応されるディジタル補償信号を発生する。
【0022】
前記加算手段24は、ディジタル訂正された13ビットの信号と6ビットのディジタル補償信号を加算してディジタル補償された13ビットの信号を発生する。
【0023】
前記出力手段26は、前記第1のクロック信号Q1に応答して前記ディジタル補償された信号を処理して最終のアナログ・ディジタル変換された12ビットのディジタル信号を出力する。
【0024】
前記制御手段28は、校正値の算出動作時には前記第1,2の選択手段10,16を制御して算出された補償信号の解像度が正常動作時の9ビットの出力信号の解像度よりもっと高い解像度をもつ13ビットの補償信号が検出されるようにし、その検出された前記ディジタル補償信号が前記ディジタル補償手段22に貯蔵されるように前記クロック信号Q1、Q1‘バー’、Q2、Q3と制御信号CTRL、Q1* RD、Q1* WRを発生する。すなわち、制御手段28は、正常動作時と校正値の算出動作時によって変換過程の回数が異なるようにしてクロック信号Q1、Q1‘バー’、Q2、Q3と制御信号CTRL、Q1* RD、Q1* WRを発生する。
【0025】
前記ディジタル補償手段22は、前記第3のクロック信号Q3に応答して訂正された13ビットのディジタル信号の上位5ビットの信号と前記制御手段28から提供される制御信号CTRLを選択する第3の選択手段22A、この第3の選択手段22Aから選択された信号をデコーディングして31ビットのアドレス信号を発生するアドレスデコーダー22Bを有する。また、ディジタル補償手段22は、アドレス信号によって指定された領域に書こみ制御信号Q1* WRに応答して6ビットの算出された校正値を貯蔵するとか、読出し制御信号Q1* RDに応答して6ビットの校正値を読み出す6* 31メモリ22C、前記加算手段24から出力される13ビットのディジタル信号を四捨五入して6ビットの校正値を前記メモリ22Cに伝達する第1の四捨五入手段22Dを有する。更に、ディジタル補償手段22は、前記メモリ22Cから読出された6ビットの校正値をラッチするラッチ手段22E、該ラッチ手段の出力を反転する反転器22F、前記加算手段24から出力される13ビットのディジタル信号を前記第1のクロック信号Q1に応答して貯蔵する第1のレジスター22G、前記反転器22Fの出力信号と第1のレジスター22Gの出力信号を前記第3のクロック信号Q3に応答して選択する第4の選択手段22Hを含む。すなわち、ディジタル補償手段22は、制御手段28の制御の下に正常動作時には9ビット、校正値の算出動作時に13ビットにデータを処理することによってもっと高い解像度を持つ補償信号を検出できる。
【0026】
前記出力手段26は、ディジタル補償された13ビットの信号を四捨五入する第2の四捨五入手段26A、この四捨五入手段26Aの出力を前記第1のクロック信号Q1に応答して貯蔵する第2のレジスター26B、該第2のレジスター26Bの出力を制限して12ビットの最終のディジタル信号を出力するリミッタ26Cを含む。
【0027】
このように構成されている本発明の作用・効果は次のようである。
【0028】
本発明は、前述した従来の誤差を減らすために、校正値を生成するとき、正常動作時の変換過程をそのまま用いないで、変換過程をもう一度へることにより、さらに細密、かつ、正確な校正値を得るということである。
【0029】
発明の実施形態では5ビットの変換過程を三度へて12ビットの出力を得る。一番目のMDACをへた後に5ビットの変換を二度へて9ビットを得るが、従来の校正方法によると、その生成された変換値もやはり9ビット変換し、その値は9ビットの演算をへて得られる。
【0030】
本発明では、校正値の生成過程において9ビットでない13ビットの変換を行い、13ビットの演算を行う。そして、その演算の結果によって得られた校正値を貯蔵するときには13ビットを全部貯蔵することではなく、9ビットの水準で四捨五入してメモリに貯蔵する。
【0031】
上述の誤差をあげれば、誤差量を13ビット変換した出力が“001111110010”に該当すると、その一番目のメモリにはこの値を四捨五入した誤差量である“−1”、すなわち、13ビットで校正値の算出動作を行い、その最終値は9ビットの水準に四捨五入して貯蔵し、二つの誤差量の和も“−1”として貯蔵する。それぞれの誤差量を貯蔵する値は従来の技術と同様であるが、二つの素子の誤差の和、例えば、MDACを校正する素子は本発明が提示する値がもっとも近い。
【0032】
このように校正値を生成するために変換の過程をもう一度遂行するとしても、既存の校正方法と比較するとき、一層正確なA/D変換の出力を得られる。
【0033】
次に、図2および図3に示す本発明のタイミング図を参照すると、まず第2のクロック信号Q2が“1”であれば第1の選択手段10は、外部からの入力を受け入れ、“0”であればMDAC18の出力を受け入れる。S/H12からは第1のクロック信号Q1が“1”であるとサンプリングし、第1のクロック信号Q1が“0”であるとホールドする。MDAC18はS/H12からのアナログ入力と制御信号との差異を求めて増幅する役割をする。フラッシュA/D変換器(Flash ADC)14は、第1のクロック信号Q1が“0”であるとき、入力をA/D変換して第1のクロック信号Q1が“1”になると出力する。正常状態では第3のクロック信号Q3が“0”であり、MDAC18はフラッシュA/D変換器14の出力により制御される。
【0034】
5ビットの変換を3回繰り返して12ビットの出力を得るA/D変換器の場合にはフラッシュA/D変換器14は5ビットに具現され、前述の変換過程を3回へることになる。こうして作られた全ての15ビットのデータはディジタル訂正過程をへてから補償過程をへるが、この補償過程においては訂正されたディジタル出力からメモリに貯蔵されている校正値に減算して、その値を最終的に出力する。このとき、メモリを指定する領域は前記ディジタル訂正手段20の出力信号の上位5ビットから得る。
【0035】
本発明で提示するA/D変換器はこの校正値を生成する過程が異なる。従来の自己較正A/D変換器では、2段の変換器の場合には校正値の生成は二番目の段のみへて行なわれ、3段の変換器は下位の2段の変換を通じて校正値を生成する。しかし、本発明のA/D変換器では校正値を生成するとき、3段の変換を遂行する。すなわち、正常的な変換の過程に比べると、最下位ビットの変換以降に一回の変換をさらに遂行するものである。
【0036】
3段の変換器である場合の校正値の生成過程は次のようである。
【0037】
前記校正値の生成過程は図3の制御信号にしたがうが、前記MDAC18とメモリ22Cのアドレスは前記制御手段28から提供される制御信号CTRLにしたがう。
【0038】
前記校正値の生成はMDAC18内部の受動素子間の誤差を測定することによって始まる。前記制御手段28により前記MDAC18を制御することによって得られた再構成信号は、前記S/H12→Flash ADC14→MDAC18−S/H12→Flash ADC14の2段の変換をへて9ビットが得られる。このような過程をへて各個別素子の誤差量を求めて、累算の過程をへて校正値として前記メモリ22Cに貯蔵される。しかし、この際作られた9ビットのデータは累算の過程において上述のような問題を発生させる。
【0039】
本発明においては校正値を作る過程を2段の変換でなく、3段の変換により具現している。つまり、従来の校正値の生成過程と比較すると、前記のMDAC18−S/H12−Flash ADC14の変換をもう一度遂行するものである。このように作られた校正値は、正常状態の変換が12ビットの解像度であることに対し、17ビットの正確度に示す。しかし、実際に校正の過程のために必要なデータはこのように多数のビット数を必要としないので、13ビット線で四捨五入し、残りのビットは捨てることによって過多なメモリの使用を減らすことができる。
【0040】
本発明で提示しているディジタル補償型のA/D変換器は既存のA/D変換器よりディジタル出力の線形性がもっと良い。そして、循環型のA/D変換器での具現が容易である。
【0041】
【発明の効果】
以上説明したように、第1の発明の変換器は、第2のクロック信号に応答してアナログ入力信号とアナログ再構成信号とを選択する第1の選択手段と、第1のクロック信号に応答して前記第1の選択手段から選択された信号をサンプリングし、そのサンプリングされた信号をホールドさせるサンプル及びホールド手段と、前記第1のクロック信号に応答して前記ホールドされた信号をディジタル信号に変換するアナログ・ディジタル変換器と、第3のクロック信号に応答して前記ディジタル信号と制御信号を選択する第2の選択手段と、前記第1のクロック信号に応答して前記第2の選択手段から選択された信号に応答して前記ホールドされた信号を再構成して前記再構成信号に出力するマルチビットディジタル・アナログ変換器と、前記ディジタル信号を入力してディジタル訂正するディジタル訂正手段と、前記第1,3のクロック信号に応答して前記ディジタル訂正された信号に応答するディジタル補償信号を発生するディジタル補償手段と、前記ディジタル訂正された信号と前記ディジタル補償信号とを加算してディジタル補正された信号を発生する加算手段と、前記第1のクロック信号に応答して前記ディジタル補償された信号を処理して最終のアナログ・ディジタル変換された前記ディジタル信号を出力する出力手段と、校正値の算出動作時には前記第1,2の選択手段を制御して算出された補償信号の解像度が正常動作時の出力信号の解像度よりもっと高い解像度をもつ補償信号が検出されるようにし、その検出された前記ディジタル補償信号が前記ディジタル補償手段に貯蔵されるように前記クロック信号と前記制御信号とを発生する制御手段を具備するので、解像度がより高い校正値を算出することによって、より正確なディジタル較正を可能できる。
【0042】
第2の発明は、前記ディジタル補償手段は、前記検出された補償信号を貯蔵するとか、使用するときに四捨五入するとか、または前記補償信号の貯蔵および四捨五入の動作を無とするので、より正確なディジタル較正を可能できる。
【0043】
第3の発明は、前記正常動作時には2回の循環の過程を経て、校正値の算出動作時には3回の循環の過程をへるので、細密、かつ、正確な校正値を得ることができる。
【0044】
第4の発明は、前記ディジタル補償手段は、前記第3のクロック信号に応答して訂正された前記ディジタル信号の上位の5ビットの信号と前記制御手段から提供される制御信号を選択する前記第3の選択手段と、前記第3の選択手段から選択された信号をデコーディングしてアドレス信号を発生するアドレスデコーダーと、前記アドレス信号によって指定された領域に書こみ制御信号に応答して6ビットの算出された校正値を貯蔵するとか、読出し制御信号に応答して6ビットの校正値を読出すメモリと、前記加算手段から出力される13ビットのディジタル信号を四捨五入して6ビットの校正値を前記メモリに伝達する第1の四捨五入手段と、前記メモリから読出された6ビットの校正値をラッチするラッチ手段と、前記ラッチ手段の出力を反転する反転器と、前記加算手段から出力される13ビットの前記ディジタル信号を前記第1のクロック信号に応答して貯蔵する第1のレジスターと、前記反転器の出力信号と前記第1のレジスターの出力信号とを前記第3のクロック信号に応答して選択する第4の選択手段とを具備するので、正常動作時には9ビット、校正値の算出動作時に13ビットにデータを処理することによってもっと高い解像度を持つ補償信号を検出できる。
【図面の簡単な説明】
【図1】本発明によるディジタル補償型のアナログ・ディジタル変換器の構成を示してているブロック図である。
【図2】本発明によるアナログ・ディジタル変換器の正常動作を説明するためのタイミング図である。
【図3】本発明によるアナログ・ディジタル変換器の校正値の算出動作を説明するためのタイミング図である。
【符号の説明】
10 第1の選択手段
12 サンプル及びホールド手段
14 フラッシュアナログ・ディジタル変換器
16 第2の選択手段
18 マルチビットディジタル・アナログ変換器
20 ディジタル訂正手段
22 ディジタル補償手段
24 加算手段
26 出力手段
28 制御手段
Claims (4)
- 第2のクロック信号に応答してアナログ入力信号とアナログ再構成信号とを選択する第1の選択手段と、
第1のクロック信号に応答して前記第1の選択手段から選択された信号をサンプリングし、そのサンプリングされた信号をホールドさせるサンプル及びホールド手段と、
前記第1のクロック信号に応答して前記ホールドされた信号をディジタル信号に変換するアナログ・ディジタル変換器と、
第3のクロック信号に応答して前記ディジタル信号と制御信号を選択する第2の選択手段と、
前記第1のクロック信号に応答して前記第2の選択手段から選択された信号に応答して前記ホールドされた信号を再構成して前記再構成信号に出力するマルチビットディジタル・アナログ変換器と、
前記ディジタル信号を入力してディジタル訂正するディジタル訂正手段と、
前記第1,3のクロック信号に応答して前記ディジタル訂正された信号に応答するディジタル補償信号を発生するディジタル補償手段と、
前記ディジタル訂正された信号と前記ディジタル補償信号とを加算してディジタル補正された信号を発生する加算手段と、
前記第1のクロック信号に応答して前記ディジタル補償された信号を処理して最終のアナログ・ディジタル変換された前記ディジタル信号を出力する出力手段と、
校正値の算出動作時には前記第1,2の選択手段を制御して算出された補償信号の解像度が正常動作時の出力信号の解像度よりもっと高い解像度をもつ補償信号が検出されるようにし、その検出された前記ディジタル補償信号が前記ディジタル補償手段に貯蔵されるように前記クロック信号と前記制御信号とを発生する制御手段とを具備することを特徴とするディジタル補償型のアナログ・ディジタル変換器。 - 前記ディジタル補償手段は、
前記検出された補償信号を貯蔵するとか、使用するときに四捨五入するとか、または前記補償信号の貯蔵および四捨五入の動作を無とすることを特徴とする請求項1記載のディジタル補償型のアナログ・ディジタル変換器。 - 前記正常動作時には2回の循環の過程を経て、校正値の算出動作時には3回の循環の過程をへることを特徴とする請求項1記載のディジタル補償型のアナログ・ディジタル変換器。
- 前記ディジタル補償手段は、
前記第3のクロック信号に応答して訂正された前記ディジタル信号の上位の5ビットの信号と前記制御手段から提供される制御信号を選択する前記第3の選択手段と、
前記第3の選択手段から選択された信号をデコーディングしてアドレス信号を発生するアドレスデコーダーと、
前記アドレス信号によって指定された領域に書こみ制御信号に応答して6ビットの算出された校正値を貯蔵または読出し制御信号に応答して6ビットの校正値を読出すメモリと、
前記加算手段から出力される13ビットのディジタル信号を四捨五入して6ビットの校正値を前記メモリに伝達する第1の四捨五入手段と、
前記メモリから読出された6ビットの校正値をラッチするラッチ手段と、
前記ラッチ手段の出力を反転する反転器と、
前記加算手段から出力される13ビットの前記ディジタル信号を前記第1のクロック信号に応答して貯蔵する第1のレジスターと、
前記反転器の出力信号と前記第1のレジスターの出力信号とを前記第3のクロック信号に応答して選択する第4の選択手段とを具備することを特徴とする請求項1記載のディジタル補償型のアナログ・ディジタル変換器。
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