JPH025441A - 電荷転送素子とその駆動方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は電荷転送素子（ＣＣＤ）およびその駆動方法
に関する。

〔従来の技術〕

従来、電荷転送素子の出力法として、浮遊拡散層法と呼
ばれる信号電荷検出法が適用されてきた。第２図（ａ）
、（ｂ）、（、ｃ）は従来の浮遊拡散層法に基づく構造
の模式的平面図、およびそのＢ−Ｂ’　、Ｃ−Ｃ’線に
おける模式的断面図である。この従来例は、ｎ型シリコ
ン半導体基板１中にｐ型ウェル２が形成され、さちに、
ｐ型ウェル２中にＮ型埋込層３が形成されているいわゆ
る埋込型電荷転送素子を示している。０壁埋込層３上に
は酸化膜（図示省略χを介して電荷転送ゲート群４〜７
が形成されている。電荷転送ゲート群のうち出力に最も
近い電荷転送ゲート４は出力ゲートよ呼ばれる。出力ゲ
ート４に隣接して高濃度のＮ型の浮遊拡散層８、Ｎ型の
埋込型のリセットチャネル領域９、並びに高濃度のＮ型
のリセットドレイン１０が設けられている。リセットチ
ャネル領域９の上に酸化膜を介してリセットゲート１１
が設けられている。浮遊拡散層８は第３図に示すよう、
なソースフォロア増幅器の入力端子と電気的に接続され
ている。このソースフォロア増幅器は電荷転送素子と同
一のシリコン基板１上に集積化されている。

次に、浮遊拡散層法による駆動方法を示すタイミングチ
ャート・を第４図に示す。第４図中に示した時刻上１お
よびｔ２におけるポテンシャルを電荷転送素子〈第５図
（ａ）〉と共に第５図（ｂ　）および（Ｃ，）に示しな
。第４図において時刻Ｔ。

からＴ５までの期間が１周期である。電荷転送ゲート群
中の出力ゲート４の隣りの電荷転送ゲート５には第４図
（、ａ）に示すパルスが、出力ゲート４には第４図（ｂ
）に示す直流電圧が、リセットゲート１１には第４図（
Ｃ）に示すパルスが、リセットドレイン１０には直流電
圧が印加される。

信号電荷は、以下に説明するように検出される。時刻Ｔ
１からＴ４までの期間に電荷転送ゲート５の直下に蓄積
された信号電荷は、時刻Ｔ４からＴ５までの期間に第５
図（ｃ−）に示すように浮遊拡散層８に転送され、浮遊
拡散層８に蓄積される。信号電荷蓄積に伴う浮遊拡散Ｍ
８の電位変動が第３図に示す出力増幅器により・検出さ
れ、外部へ出力される。この信号電荷の検出は周期的に
行なわれるため、各周期毎に、信号電荷の転送されない
期間、すなわち時刻Ｔ１からＴ４までの期間内に、検出
済の信号電荷をリセットドレイン１０に吸収させ、浮遊
拡散層８をリセットする駆動が行なわれる。このリセッ
ト動作のためにリセットゲート１１に印加されるパルス
が第４図（Ｃ）である。リセットゲートＪ１に印加され
るパルスがハイレベルである期間内の時刻１．において
は、第５図（ｂ）に示すようにリセットチャネル領域９
が導通状態となり、浮遊拡散層８の電位はリセットドレ
イン１０の電位と同電位にリセットされる。

〔発明が解決しようとする課題〕

この浮遊拡散層法を適用した電荷転送素子においては、
浮遊拡散層８のリセット動作の際、リセット雑音と呼ば
れる雑音が生じる。このリセット雑音はリセットチャネ
ル領域９が導通状態であるときのリセットチャネル領域
９の熱雑音に起因し、リセット動作直後に浮遊拡散層８
に残留する電荷数が変動するという雑音である。リセッ
ト雑音の雑音等価電子数は浮遊拡散Ｎ８の容量をＣファ
ラド、ボルフマン定数をｋ、”絶対温度をＴケルビン、
電子の電荷の絶対値をｑクーロンとすると、「「ｒ丁／
ｑで近似できる。リセット雑音は、電荷転送素子で発生
するランダム雑音の主成分であり、電荷転送素子の雑音
特性を著し、く劣化させる。

さらに、第３図に示したオンチップの出力増幅器はＭＯ
Ｓ型であるために１／ｆノイズが発生する。第３図の増
幅器は２段のソースフォロア構成になっているが、初段
で発生する１／ｆノイズが主成分である。

これらのノイズは特に電荷転送素子を用いた固体撮像素
子においては、低照度被写体撮像時の画質を劣化させる
や このリセット雑音を除去するためには、リセット動作の
完了した直後、すなわち第４図中時刻Ｔ３から′ｒ４ま
での期間において４浮遊拡散層８内に残留する電荷をゼ
ロにし、浮遊拡散層８を完全に空乏化させればよい、し
かし、従来の構造では、浮遊拡散層８は、第３図の出力
増幅器へ接続される配線とオーミック接触をするという
要請から、浮遊拡散層８を完全に空乏化させることは実
現できず、リセット雑音の発生をなくすことは不可１指
であった。

この発明の［」的は、このような問題点を解決し、雑音
の小さい出力構造、およびその駆動方法を提供する事に
ある。

〔課題を解決するための手段〕

この発明の電荷転送素子は、第１導電型の半導体基板上
に設けられた第１導電型とは逆導電型である第２導電型
のウェルと、このウェル内に設けられた第１導電型の埋
込層と、この埋込層上に配列された電荷転送ゲート群と
、この電荷転送ゲート群のうちの一つの電荷転送ゲート
下の埋込層領域（これを埋込層小領域と呼ぶ）に隣接し
、かつ互いに前記埋込層小領域をはさんで反対側に位置
する第２導電型の２個のソースドレイン領域と、前記埋
込層小領域に接する部分とその近傍の第２導電型の微小
領域に接する部分を除く前記ソースドレイン領域の周囲
を囲む前記ウェルが形成されていない第１導電型の基板
領域とを有する構成となっている。また、この電荷転送
素子を駆動する方法は、前記微小領域を空乏化させ、か
つ、前記埋込層小領域が電荷転送後に完全に空乏化する
よう電圧を印加する構成となっている。

〔作用〕

この発明の構成によれば、電荷検出は拡散層小領域を上
部ゲート、半導体基板を下部ゲート１、ソースドレイン
領域をソースとトレイン、２個のソースドレイン領域に
はさまれたウェル領域をチャネル領域とするジャンクシ
ョン電界効果１〜ランジスタ（、Ｊ　Ｐ　Ｅ　Ｔ　＞を
用いて行なう。拡散層小領域に蓄積される信号電荷量Ｇ
ごよってチャ本ルコンダクタンスを制御することが可能
であり、このＪＦＥＴを出力増幅器の初段のドライバと
して用いることができる。従って、埋込層小領域にオー
ミ・ツク接触をとる必要がなく、リセット動作直後に完
全に空乏化することができ、リセット雑音の発生をなく
すことができる。また、出力増幅器初段のドライバがＭ
　ＯＳ　Ｆ　Ｅ　ＴではなくＪＦＥＴであるので１／ｆ
雑音を大幅に低減することができる。

〔実施例゛１ 以Ｆ、この発明の実施例を図面を用いて説明する。第１
図（ンＩ＞、ｃｂ）、（Ｃ）、　　（ａ）はこの発明の
一実施例である電荷転送素子の出力部の模式的平面図、
および第１図（ａ）におけるＡ−Ａ′　ｈ３−Ｂ′、Ｃ
−Ｃ’線に沿う模式的断面図である。第２図と同一構成
要素は同一記号で示す。この実施例はｎ型シリコン半導
体基板１中にｐ型ウェル２が形成され、さらに、ｐ型ウ
ェル２中にｎ型埋込層３が形成されている、いわゆる埋
込型電荷転送素子である。ｎ型埋込層３上には酸化膜を
介して電荷転送ゲート群１２〜１つが形成されている。

電荷転送は第１図＜ａ）と（ｂ）において左から右へ向
かって行なわれる。電荷転送ゲート群１２・・・１つの
うちで、電荷転送ゲート１７の直下で電荷検出を行なう
。電荷転送ゲート１７を特に検出ゲート〕７と呼ぶこと
にする。検出ゲート１７にはタロツクパルスを印加して
も、直流電圧に固定しても電荷転送ならびに電荷検出を
行なえる。ここでは直流電圧が印加されているとする。

検出ゲート１７直下の埋込Ｒ３を説明の便宜上埋込層小
領域２０と呼ぶことにする。埋込層小領域２０に隣接し
、かつ互いに埋込層小領域２０をはさんで反対側に位置
するｐ型の２個のソースドレイン領域２１が設けられて
いる。このソースドレイン領域２１の周囲のうち、埋込
層小領域２１に接する部分とその近傍のｐ型の微小頭域
２２に接する部分を除くソースドレイン領域２］の周囲
を囲む、ｐ型ウェル２が形成されず、ｎ型基板１が表面
に露出している基板領域２３が設けられている。ｎ型の
基板領域２３はｐ型のソースドレイン領域２１とその他
のｐ型ウェル２との電気的分離を良くするためにある。

この分離効果を高めるために基板領域２３の表面部分に
高濃度のｎ型不純物をドープすることもできる。ソース
ドレイン領域２１はｐ型ウェル２が形成され、さらに高
濃度のｐ型層が形成されている。ソースドレイン領域２
１はオーミック接触した金属配線が接続されている。微
小頭域２２はソースドレイン領域２１と埋込層小領域２
０とｐ型ウェル２１と基板領域２３とに囲まれた領域で
、アクセプタ濃度は大きくせず、空乏化しやすくする。

すなわち、ｐ型ウェル２と同じ工程で作成される。ｐ型
ウェル２が表面に露出している部分のうち、微小頭域２
２を除いた部分の表面はアクセプタが高濃度にドープさ
れたチャネルストップ領域２４が形成されており、素子
分離効果を高めている。ソースドレイン領域２１の表面
部のｐ型層とチャネルストップ領域２４は同一工程で作
成される。

第６図に示すタイミングチャートによってこの発明の一
実施例は駆動される。第６図中に示した時刻ｔｌ、ｔ２
．ｔｓ、ｔ４およびｔ、におけるポテンシャルおよび信
号電荷の動きを電荷転送素子（第７図（ａ〉）と共に第
７図（ｂ）。

（ｃ）、（ｄ）、（ｅ）および（ｆ）に示した。

第６図においてＴｏからＴ５までの期間が１周期である
。第１図の電荷転送ゲート群１２〜１９のうち、電荷転
送ゲート１３と１７．１４と１８゜１５と１９．１２と
１６にそれぞれ第６図の（ａ）。

（ｂ）、（Ｃ）および（ｄ）のクロックパルスが印加さ
れる。（ａ）は直流電源であり、他のクロックパルスの
高レベルと低レベルの間の値である。この駆動方法は３
−相駆動動法と呼ばれている。微小領域２２は埋込層小
領域２０および基板領域２３となすそれぞれのｐｎ接合
による空乏層によって完全に空乏化するように、微小頭
域２２の大きさと埋込層小領域２０および基板領域２３
のバイアス電圧を設計する。

信号電荷は以下に説明するように検出される。

第６図のクロックパルスによって第７図に示すように信
号電荷は転送される０時刻Ｔ２より時刻Ｔ３までの期間
、第７図（ｄ）に示すように検出ゲート（電荷転送ゲー
ト）１７の直下の埋込層小領域２０に信号電荷は蓄積さ
れる。埋込層小領域２０に信号電荷が蓄積されると、埋
込層小領域２０とｐ型ウェル２との間のｐｎ接合の逆バ
イアス電圧は小さくなり、空乏層は小さくなる。この様
子を第８図に示した。第８図の曲線（ａ）は信号電荷が
なく、埋込層小領域２０は完全に空乏化しているときの
電位分布を示した。実線は中性領域、破線は空乏領域を
示す。第８図の曲線（ｂ）は信号電荷が埋込層小領域２
０に蓄積されているときの電位分布を示した。曲線（ｂ
）では、ｐ型ウェル２において中性領域が曲線（ａ）に
比較して大きくなっている。ソースドレイン領域１３を
ソースとドレイン、埋込層小領域２０を上部ゲート、シ
リコン基板１を下部ゲート、ｐ型ウェル２をチャネルと
するｐ型チャネルＪＦＥＴにおいて、蓄積された信号電
荷が増加するとコンダクタンスは大きくなる。このＪＦ
ＥＴを第３図に示すような出力増幅回路の初段のドライ
バとして使う。初段のロードや次段はオンチップされた
トランジスタを用いることも可能であるし、外部のトラ
ンジスターを用いることもできる。

検出された信号電荷は時刻Ｔ３以降にＣＣＤの次段へと
転送されていく。この転送はＣＣＤの通常の電荷転送と
同様であり、埋込層小領域２０は完全に空乏化した状態
にリセットされる。従って、リセット雑音は発生せず、
良好な特性の電荷転送素子が得られる。

〔発明の効果〕

以上説明したようにこの発明によれば、リセット動作に
よって浮遊拡散層を完全に空乏化する事が実現できるの
で、リセット雑音を完全に抑圧できる。さらに出力アン
プの初段のドライバをＭＯ８型トランジスタから接合型
電界効果トランジスタにすることができるようになり１
／ｆノイズが大幅に低減できる。またこの発明の電荷検
出法は非破壊読み出しである。このため電荷転送素子の
複数の任意の箇所で電荷検出ができ、信号処理上有利で
ある。

ゲート、２０・・・埋込層小領域、２１・・・ソースト
しイン領域、２２・・・微小領域、２３・・・基板領域
２実施例の電荷転送素子の出力構造の模式的平面図、お
よびそのＢ−Ｂ’　、Ｃ−Ｃ’　、Ｄ−Ｄ’線に沿う模
式的断面図、第２図（ａ）、（ｂ）。

（Ｃ）は従来の電荷転送素子の出力構造の模式的平面図
、およびそのＢ−Ｂ’　、Ｃ−Ｃ’線に沿う模式的断面
図、第３図は出力増幅器の回路図、第４図は従来の電荷
転送素子の出力部を駆動するためのタイミングチャート
、第５図は従来の電荷転送素子の出力部の電位図、第６
図はこの発明の一実施例の電荷転送素子を駆動するため
のタイミングチャート、第７図はこの発明の一実施例の
電荷転送素子の出力部付近の電位、第８図はこの発明の
一実施例の電荷転送素子の検出ゲート下の深さ方向の電
位図である。

Claims (1)

1. 【特許請求の範囲】 １、第１導電型の半導体基板上に設けられた第１導電型
   とは逆導電型である第２導電型のウェルと、このウェル
   内に設けられた第１導電型の埋込層と、この埋込層上に
   配列された電荷転送ゲート群と、この電荷転送ゲート群
   のうちの一つの電荷転送ゲート下の埋込層領域（これを
   埋込層小領域と呼ぶ）に隣接し、かつ互いに前記埋込層
   小領域をはさんで反対側に位置する第２導電型の２個の
   ソースドレイン領域と、前記埋込層小領域に接する部分
   とその近傍の第２導電型の微小領域に接する部分を除く
   前記ソースドレイン領域の周囲を囲む前記ウェルが形成
   されていない第１導電型の基板領域とを有することを特
   徴とする電荷転送素子。 ２、第１導電型の半導体基板上に設けられた第１導電型
   とは逆導電型である第２導電型のウェルと、このウェル
   内に設けられた第１導電型の埋込層と、この埋込層上に
   配列された電荷転送ゲート群と、この電荷転送ゲート群
   のうちの一つの電荷転送ゲート下の埋込層領域（これを
   埋込層小領域と呼ぶ）に隣接し、かつ互いに前記埋込層
   小領域をはさんで反対側に位置する第２導電型の２個の
   ソースドレイン領域と、前記埋込層小領域に接する部分
   とその近傍の第２導電型の微小領域に接する部分を除く
   前記ソースドレイン領域の周囲を囲む前記ウェルが形成
   されていない第１導電型の基板領域とを有する電荷転送
   素子において、前記微小領域を空乏化させ、かつ、前記
   埋込層小領域が電荷転送後に完全に空乏化しているよう
   に前記微小領域への印加電圧及び転送ゲート群への印加
   電圧を設定したことを特徴とする電荷転送素子の駆動方
   法。