JPH025293A - Semiconductor memory - Google Patents

Abstract

PURPOSE:To omit a control circuit and also to attain an action accordant with the actual value of the delay time by setting a memory cell on an extended memory cell selection line and controlling the output of a data line received from said memory cell with the selection signal of a chip selection signal line. CONSTITUTION:A selection response cell 112 of the same type as a memory cell is connected onto an extended line of a memory cell array 106 for a memory selection line led from an address decoding buffer 107. Then a data line is connected to a response signal gate 113 and a chip selection signal line 103 is inputted as a control line. Then one of memory cells in the cell 112 is selected at the point of time when the array 106 is selected. The data received from the cell 112 is outputted to a response signal output line 114 as a selection response signal of a memory cell at the input of a chip selection signal. Thus the optimum delay time is secured without using any control circuit by sending the selection response signal back to a CPU as it is.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ、特にメモリセルの選択時点が入
手できることによりメモリサイクル時間を短縮できる半
導体メモリに関する。DETAILED DESCRIPTION OF THE INVENTION FIELD OF INDUSTRIAL APPLICATION The present invention relates to semiconductor memories, and more particularly to semiconductor memories in which memory cycle times can be reduced due to the availability of memory cell selection points.

〔従来の技術〕[Conventional technology]

一般に、半導体メモリは、アドレス信号線、データ信゛
号線、チップ選択信号線およびリード／ライト信号線（
以下Ｒ／Ｗ信号線という）により中央処理装置に接続さ
れ、中央処理装置から出力されるアドレス信号とチップ
選択信号の組合わせによってメモリセルアレイを選択し
、データの入力よた舛出力を行なっている。ところで半
導体メモリはアドレス信号とチップ選択信号とが与えら
れて、該当するメモリセルが選ばれるまでに遅延時間が
存在し、その時間は半導体メモリの使用者に現実値でな
く規格上の最大値として与えられる。In general, semiconductor memory includes address signal lines, data signal lines, chip selection signal lines, and read/write signal lines (
The memory cell array is connected to the central processing unit by a R/W signal line (hereinafter referred to as the R/W signal line), and the memory cell array is selected by the combination of the address signal and chip selection signal output from the central processing unit, and data input and output are performed. . By the way, in semiconductor memory, there is a delay time from when an address signal and a chip selection signal are given until the corresponding memory cell is selected, and this time is presented to semiconductor memory users not as an actual value but as a maximum value according to the standard. Given.

そのため、従来は半導体メモリの外部に最大規格値以上
の十分な遅延時間を持つ調整回路を設けている。Therefore, conventionally, an adjustment circuit having a delay time sufficient to exceed the maximum standard value is provided outside the semiconductor memory.

第２図は従来の半導体メモリの代表例のブロック図で、
図において、アドレス信号線１０１゜１０２とチップ選
択信号線１０３とに信号を入力すると、メモリセルアレ
イ１０６の内の１つのメモリセルが選ばれ、Ｒ／Ｗ線１
０５の信号によって選ばれるデータバッファ１０９まな
は１１０から、データ信号線１０４を通じてデータがメ
モリセルから読出し、またはメモリセルに書込まれる。Figure 2 is a block diagram of a typical example of a conventional semiconductor memory.
In the figure, when signals are input to address signal lines 101 and 102 and chip selection signal line 103, one memory cell in memory cell array 106 is selected, and R/W line 1
Data is read from or written to the memory cell through the data signal line 104 from the data buffer 109 or 110 selected by the signal 05.

ここでアドレス信号、チップ選択信号が入力されてメモ
リセルアレイ１０６の内の１つのメモリセルが選ばれる
までには、半導体メモリに固有の遅延時間が必要で、こ
の時間は半導体メモリの外部から知ることはできない。Here, a delay time unique to semiconductor memory is required until one memory cell in the memory cell array 106 is selected after the address signal and chip selection signal are input, and this time cannot be known from outside the semiconductor memory. I can't.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

上述した従来の半導体メモリにおいては、内部のメモリ
セルが選択されるまでの遅延時間に対処するため、半導
体メモリとは別に遅延時間の調整用の回路が必要になり
、！１整する時間を遅延時間の現実値でなく規格上の最
大値に合わせるため、メモリセルの選択のたびに余分な
時間を費やす欠点がある。In the conventional semiconductor memory described above, in order to cope with the delay time until an internal memory cell is selected, a circuit for adjusting the delay time is required separately from the semiconductor memory. Since the time for adjusting the delay time is adjusted to the standard maximum value rather than the actual value of the delay time, there is a drawback that extra time is consumed each time a memory cell is selected.

本発明の目的は以上の欠点を解決し、遅延時間の調整用
の回路を必要とせず、またメモリセルの選択のたびに余
分な時間を必要とすることのない半導体メモリを提供す
ることにある。SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned drawbacks and provide a semiconductor memory that does not require a delay time adjustment circuit and does not require extra time each time a memory cell is selected. .

〔問題点を解決するための手段〕 本発明の半導体メモリは、アドレス信号線とチップ選択
信号線とによりメモリセルアレイを選択する半導体メモ
リにおいて、前記アドレス信号線をデコードして得られ
るメモリセル選択線の延長上に設けられた前記メモリセ
ルとは別のメモリセルと、この別のメモリセルからのデ
ータ線の出力を前記チップ選択信号線の選択信号によっ
て制御して半導体メモリの外部に出力するゲートとを有
することにより構成される。[Means for Solving the Problems] The semiconductor memory of the present invention is a semiconductor memory in which a memory cell array is selected by an address signal line and a chip selection signal line, and a memory cell selection line obtained by decoding the address signal line. a memory cell other than the memory cell provided on an extension of the memory cell, and a gate that controls the output of the data line from the other memory cell by the selection signal of the chip selection signal line and outputs it to the outside of the semiconductor memory. It is constituted by having the following.

〔実施例〕〔Example〕

以下本発明の実施例について図面を参照して説明する。 Embodiments of the present invention will be described below with reference to the drawings.

第１図は本発明の一実施例のブロック図で、第２図にお
ける符号と同じ符号のものは同じものを示している。FIG. 1 is a block diagram of an embodiment of the present invention, and the same reference numerals as those in FIG. 2 indicate the same components.

従って第１図において、アドレス信号線１０１．１０２
と、チップ選択信号線１０３とに信号を印加すると、ア
ドレスデコードバッファ１０７゜１０８を介してメモリ
セルアレイ１０６の内の１つのメモリセルが選ばれる。Therefore, in FIG. 1, address signal lines 101, 102
When a signal is applied to the chip select signal line 103, one memory cell in the memory cell array 106 is selected via the address decode buffers 107 and 108.

このときＲ／Ｗ線１０５に加わる信号により、データ信
号線１０４、データバッファ１０９．１１０およびセン
スアンプ１１１を介して選ばれたメモリセルとデータの
読み書きを行なう動作は第２図の場合と同じである。At this time, the operation of reading and writing data to and from the selected memory cell via the data signal line 104, data buffers 109 and 110, and sense amplifier 111 using a signal applied to the R/W line 105 is the same as in the case of FIG. be.

ところで第１図ではアドレスデコードバッファ１０７か
らのメモリ選択線には、メモリセルアレイ１０６とは別
にメモリセルアレイ１０６の延長上にメモリセルと同種
の選択応答用セル１１２が接続され、選択応答用セル１
１２のデータ線が応答信号ゲート１１３に接続されて、
応答信号ゲート１１３には制御線としてチップ選択信号
線１０３が入力されている。By the way, in FIG. 1, a selection response cell 112 of the same type as the memory cell is connected to the memory selection line from the address decode buffer 107 in addition to the memory cell array 106 on an extension of the memory cell array 106.
12 data lines are connected to the response signal gate 113,
The chip selection signal line 103 is inputted to the response signal gate 113 as a control line.

以上の構成で、メモリセルアレイ１０６が選ばれると同
じ時点で選択応答用セル１１２内の１つのメモリセルが
選ばれ、選択応答用セル１１２からのデータはチップ選
択信号が入力された時点でメモリセルの選択応答信号と
して、応答信号出力線１１４に出力される。With the above configuration, one memory cell in the selection response cell 112 is selected at the same time when the memory cell array 106 is selected, and data from the selection response cell 112 is transferred to the memory cell at the time the chip selection signal is input. is output to the response signal output line 114 as a selection response signal.

以上の動作により、メモリセルを選択するときと同じ遅
延時間で応答信号出力線１１４からの選択応答信号が出
力されるので、この選択応答信号をそのまま中央処理装
置へ返すことで、調整回路を使用することなく、最適な
遅延時間を与えることになる。With the above operation, the selection response signal is output from the response signal output line 114 with the same delay time as when selecting a memory cell, so by returning this selection response signal as is to the central processing unit, the adjustment circuit can be used. This will give the optimal delay time without any additional delay.

なお以上の説明においては、応答信号ゲート１１３へ出
力される信号として、メモリセルアレイ１０６と同種の
選択応答用セルを使用するものとしたが、これに限られ
ることなく、メモリセルと同じ遅延時間を持つ遅延素子
を使用しても同様の効果が得られ、本発明の目的を達成
することが可能であることは明らかである。In the above description, it is assumed that the same type of selection response cell as the memory cell array 106 is used as the signal output to the response signal gate 113; however, the same type of selection response cell as the memory cell array 106 is used. It is clear that the same effect can be obtained by using a delay element having the following characteristics, and the object of the present invention can be achieved.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明の半導体メモリによれば、調
整用の回路が不要になるだけでなく、半導体メモリの遅
延時間の現実値に合った動作が可能になるという効果が
ある。As described above, the semiconductor memory of the present invention not only eliminates the need for an adjustment circuit, but also has the advantage of enabling operation that matches the actual value of the delay time of the semiconductor memory.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例のブロック図、第２図は従来
の半導体メモリの代表的なブロック図である。 １０１．１０２・・・アドレス信号線、１０３・・・チ
ップ選択信号線、１０４・・・データ信号線、１０５・
・・リード／ライト信号線（Ｒ／Ｗ信号線）、１０６・
・・メモリセルアレイ、１０７，１０８・・・アドレス
デコードバッファ、１０９，１１０・・・データバッフ
ァ、１１１・・・センスアンプ、１１２・・・選択応答
用セル、１１３・・・応答信号ゲート、１１４・・・応
答信号出力線。FIG. 1 is a block diagram of an embodiment of the present invention, and FIG. 2 is a typical block diagram of a conventional semiconductor memory. 101.102... Address signal line, 103... Chip selection signal line, 104... Data signal line, 105...
・Read/write signal line (R/W signal line), 106・
...Memory cell array, 107, 108... Address decode buffer, 109, 110... Data buffer, 111... Sense amplifier, 112... Selection response cell, 113... Response signal gate, 114. ...Response signal output line.

Claims (1)

【特許請求の範囲】[Claims] アドレス信号線とチップ選択信号線とによりメモリセル
アレイを選択する半導体メモリにおいて前記アドレス信
号線をデコードして得られるメモリセル選択線の延長上
に設けられた前記メモリセルとは別のメモリセルと、こ
の別のメモリセルからのデータ線の出力を前記チップ選
択信号線の選択信号によって制御して半導体メモリの外
部に出力するゲートとを有することを特徴とする半導体
メモリ。A memory cell different from the memory cell provided on an extension of a memory cell selection line obtained by decoding the address signal line in a semiconductor memory in which a memory cell array is selected by an address signal line and a chip selection signal line; A semiconductor memory comprising: a gate for controlling the output of the data line from the other memory cell by the selection signal of the chip selection signal line and outputting it to the outside of the semiconductor memory.