JPH052890A - Semiconductor memory device - Google Patents
Semiconductor memory deviceInfo
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- JPH052890A JPH052890A JP3153634A JP15363491A JPH052890A JP H052890 A JPH052890 A JP H052890A JP 3153634 A JP3153634 A JP 3153634A JP 15363491 A JP15363491 A JP 15363491A JP H052890 A JPH052890 A JP H052890A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に、ＳＴＲＡＭ（ＳＥＬＦ ＴＩＭＥＤＲＡＮＤ
ＡＭ ＡＣＣＥＳＳ ＭＥＭＯＲＹ）を形成する半導体
メモリ装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a STRAM (SELF TIMEDRAND).
AM ACCESS MEMORY).
【０００２】[0002]
【従来の技術】従来の、この種の半導体メモリ装置の一
例が図７に示されており、本従来例においては、データ
の入出力端子が一つに共通化されている。また、図８
（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）および（ｆ）
に示されるのは、本従来例の動作に対応する各部信号の
タイミング図である。2. Description of the Related Art An example of a conventional semiconductor memory device of this type is shown in FIG. 7. In this conventional example, one data input / output terminal is shared. Also, FIG.
(A), (b), (c), (d), (e) and (f)
Shown in FIG. 5 is a timing chart of signals of respective parts corresponding to the operation of the conventional example.
【０００３】図７において、外部より入力されるアドレ
ス信号１０１、書込み信号１０２およびチップセレクト
信号１０３は、同じく外部より入力されるクロック１０
４を介して、それぞれ対応するレジスタ２２、２３およ
び２４に入力してラッチされる。レジスタ２２より出力
されるアドレス信号は、メモリセルアレイ２１に入力さ
れて、データの読出しならびに書込みのアドレスを指定
する。書込み信号１０２およびチップセレクト信号１０
３は、それぞれＡＮＤ回路３０および３１に入力され、
ＡＮＤ回路３０からは、メモリセル２１からのデータ読
出しを制御する読出し制御信号１０５が出力されてトラ
イステートバッファ２８に入力され、また、ＡＮＤ回路
３１からは、書込み制御信号１０６が出力されて、書込
みパルス発生回路２６に入力される。In FIG. 7, an address signal 101, a write signal 102, and a chip select signal 103 which are input from the outside are the clock 10 which is also input from the outside.
4 to be input to and latched in the corresponding registers 22, 23 and 24, respectively. The address signal output from the register 22 is input to the memory cell array 21 to specify a data read / write address. Write signal 102 and chip select signal 10
3 is input to AND circuits 30 and 31, respectively,
The AND circuit 30 outputs a read control signal 105 for controlling the data read from the memory cell 21 and the tri-state buffer 28, and the AND circuit 31 outputs a write control signal 106 for writing. It is input to the pulse generation circuit 26.
【０００４】また、クロック１０４は、インバータ２７
を介して反転され、クロック１１４として、レジスタ２
５および書込みパルス発生回路２６に入力される。レジ
スタ２５おいては、この反転されたクロック１１３を介
して、入力データ１１０がラッチされる。他方、書込み
パルス発生回路２６においては、クロック１１４および
書込み制御信号１０６の入力に対応して、所定の書込み
パルス１０７が生成され、トライステートバッファ２９
に入力される。外部より入力され、レジスタ２５におい
てラッチされた上記の入力データ１１０は、書込みパル
ス１０７を介して、トライステートバッファ２９を経由
してメモリレジスタ２５に入力され、レジスタ２２より
の指定アドレスに格納される。The clock 104 is the inverter 27.
Is inverted through the register 2 as the clock 114.
5 and the write pulse generation circuit 26. In the register 25, the input data 110 is latched via the inverted clock 113. On the other hand, in the write pulse generation circuit 26, a predetermined write pulse 107 is generated in response to the input of the clock 114 and the write control signal 106, and the tristate buffer 29 is generated.
Entered in. The input data 110 input from the outside and latched in the register 25 is input to the memory register 25 via the write pulse 107, the tri-state buffer 29, and stored at the designated address from the register 22. .
【０００５】また、レジスタ２２より出力されるアドレ
スに対応して、メモリセルアレイ２１より読出されるデ
ータは、ＡＮＤ回路３０からトライステートバッファ２
８に入力される読出し制御信号１０５に制御されて、ト
ライステートバッファ２８を経由して、出力データ１０
９として外部に出力される。The data read from the memory cell array 21 corresponding to the address output from the register 22 is transferred from the AND circuit 30 to the tristate buffer 2.
Output data 10 via the tri-state buffer 28 under the control of the read control signal 105 input to
9 is output to the outside.
【０００６】上記のデータ書込み／読出しの動作のタイ
ミングについては、図８（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）および（ｆ）において、それぞれ、クロ
ック１０４、反転されたクロック１１４、書込み信号１
０２、書込みパルス１０７、出力データ１０９／入力デ
ータ１１０、およびアドレス信号１０１等の、各信号間
の相関タイミング関係が示されている。Regarding the timing of the above-mentioned data write / read operation, FIG. 8 (a), (b), (c),
In (d), (e), and (f), the clock 104, the inverted clock 114, and the write signal 1 respectively.
02, write pulse 107, output data 109 / input data 110, address signal 101, and the like, the correlation timing relationship between the signals is shown.
【０００７】即ち、書込み信号１０２が“Ｈ”レベルの
時には、クロック１０４の立上りエッジにおいて読出し
動作が開始されるが、実際には、回路動作の時間遅延に
より、クロック１０４の立上りよりも若干遅れた時点に
おいて出力データ１０９が有効となる。また、書込みサ
イクルｔW の開始時点（ｔ1 ）においても、書込み信号
１０２は“Ｌ”レベルでラッチされるが、前述の時間遅
延のために出力データ１０９は依然として持続されてい
る。その後、出力データ１０９の状態が終了するために
十分な時間が経過した時点（ｔ2）でクロック１０４が
立下ると、この時点においてクロック１１４は立上り、
レジスタ２５により、入力データ１１０がラッチされ
る。また、一方においては、書込みパルス発生回路２６
においても、書込みパルス１０７が生成され、トライス
テートバッファ２９に送られて、書込み動作が行われ
る。That is, when the write signal 102 is at "H" level, the read operation is started at the rising edge of the clock 104, but in reality, it is slightly delayed from the rise of the clock 104 due to the time delay of the circuit operation. At that time, the output data 109 becomes valid. Also, at the start time (t 1 ) of the write cycle t W , the write signal 102 is latched at the “L” level, but the output data 109 is still maintained due to the time delay described above. After that, when the clock 104 falls at a time (t 2 ) when a time sufficient for ending the state of the output data 109 has elapsed, the clock 114 rises at this time,
The input data 110 is latched by the register 25. On the other hand, on the other hand, the write pulse generation circuit 26
Also in, the write pulse 107 is generated and sent to the tri-state buffer 29 to perform the write operation.
【０００８】このように、外部から入力されるクロック
１０４の立上りエッジおよび立下りエッジの双方を利用
して、書込むための入力データ１１０をラッチするタイ
ミングと、書込みデータ１０２をラッチするタイミング
とを相互に異なるように調整することにより、出力デー
タおよび入力データは、共通の端子を用いて処理されて
いる。As described above, the timing of latching the input data 110 for writing and the timing of latching the write data 102 are utilized by utilizing both the rising edge and the falling edge of the clock 104 input from the outside. The output data and the input data are processed by using the common terminal by adjusting them so that they are different from each other.
【０００９】[0009]
【発明が解決しようとする課題】上述した従来の半導体
メモリ装置（ＳＴＲＡＭ）においては、外部から入力さ
れるクロックが立上ると、図８（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）および（ｆ）に示されるよう
に、アドレス信号１０１はスルー状態となり、任意のア
ドレスに切替えられることになるが、前述のように、ク
ロック１０４の立上りエッジにおいて書込み動作が行わ
れるようにしておくと、アドレスの切替時に書込みが行
われるようになり、書込み誤まりを発生する危惧がある
という欠点がある。In the above-mentioned conventional semiconductor memory device (STRAM), when the clock input from the outside rises, as shown in FIGS.
As shown in (c), (d), (e), and (f), the address signal 101 is in the through state and is switched to an arbitrary address. However, as described above, the rising edge of the clock 104 is used. If the write operation is performed in step 1, the write is performed at the time of switching the address, and there is a risk that a write error may occur.
【００１０】[0010]
【課題を解決するための手段】第１の発明の半導体メモ
リ装置は、外部からの入力データを格納するメモリセル
アレイと、外部から入力されるアドレス信号、書込み信
号およびチップセレクト信号を、それぞれ外部より入力
されるクロックを介してラッチする第１、第２および第
３のレジスタと、前記第２および第３のレジスタより出
力される書込み信号およびチップセレクト信号を介し
て、所定の読出し制御信号ならびに書込み制御信号を出
力するデータ入出力制御回路と、前記クロックおよび書
込み制御信号を入力して、前記メモリセルアレイに対応
する書込みパルスを生成して出力する書込みパルス発生
回路と、前記クロックに時間遅延を付与して遅延クロッ
クを出力する遅延回路と、前記遅延クロックを介して、
外部からの入力データをラッチする第４のレジスタと、
前記書込みパルスを介して、前記第４のレジスタから出
力される入力データを前記メモリセルアレイに入力する
ように作用する第１のゲート回路と、前記読出し制御信
号を介して、前記メモリセルアレイから読出されるデー
タを外部に出力するように作用する第２のゲート回路
と、を備えて構成される。According to a first aspect of the semiconductor memory device of the present invention, a memory cell array for storing input data from the outside and an address signal, a write signal and a chip select signal input from the outside are respectively supplied from the outside. Predetermined read control signal and write are performed via the first, second and third registers which are latched via the input clock, and the write signal and the chip select signal which are output from the second and third registers. A data input / output control circuit that outputs a control signal, a write pulse generation circuit that inputs the clock and the write control signal and generates and outputs a write pulse corresponding to the memory cell array, and a time delay to the clock A delay circuit for outputting a delayed clock, and the delayed clock,
A fourth register for latching input data from the outside,
A first gate circuit that operates so as to input the input data output from the fourth register to the memory cell array via the write pulse, and read from the memory cell array via the read control signal. And a second gate circuit that operates so as to output the data to the outside.
【００１１】また、第２の発明の半導体メモリ装置は、
外部からの入力データを格納するメモリセルアレイと、
外部から入力されるアドレス信号、書込み信号およびチ
ップセレクト信号を、それぞれ外部より入力されるクロ
ックを介してラッチする第１、第２および第３のレジス
タと、前記第２および第３のレジスタより出力される書
込み信号およびチップセレクト信号を介して、所定の読
出し制御信号ならびに書込み制御信号を出力するデータ
入出力制御回路と、前記クロックおよび書込み制御信号
を入力して、前記メモリセルアレイに対応する書込みパ
ルスを生成して出力するとともに、前記クロックより所
定の時間遅れにて立上り、且つ当該クロックの立下りに
準応して立下るパルス信号を出力する書込みパルス発生
回路と、前記パルス信号を介して、外部からの入力デー
タをラッチする第４のレジスタと、前記書込みパルスを
介して、前記第４のレジスタから出力される入力データ
を前記メモリセルアレイに入力するように作用する第１
のゲート回路と、前記読出し制御信号を介して、前記メ
モリセルアレイから読出されるデータを外部に出力する
ように作用する第２のゲート回路と、を備えて構成され
る。The semiconductor memory device of the second invention is
A memory cell array for storing input data from the outside,
First, second and third registers for latching an address signal, a write signal and a chip select signal inputted from the outside via clocks inputted from the outside, and outputs from the second and third registers Data input / output control circuit for outputting a predetermined read control signal and write control signal via a write signal and a chip select signal, and a write pulse corresponding to the memory cell array by inputting the clock and write control signal. Via the pulse signal, a write pulse generating circuit that generates and outputs a pulse signal that rises at a predetermined time delay from the clock, and that falls in response to the fall of the clock, A fourth register for latching input data from the outside and the fourth register via the write pulse. First acting input data output from the register to be input to the memory cell array
And a second gate circuit that operates so as to output the data read from the memory cell array to the outside via the read control signal.
【００１２】[0012]
【実施例】次に、本発明について図面を参照して説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings.
【００１３】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、メモ
リセルアレイ１と、それぞれアドレス信号１０１、書込
み信号１０２およびチップセレクト信号１０３をラッチ
するレジスタ２、３および４と、入力データ１１０をラ
ッチするセレクタ５と、書込みパルス１０７を出力する
書込みパルス発生回路６と、クロック１０４を遅延させ
てクロック１０８を出力する遅延回路７と、メモリセル
アレイから読出されるデータを、出力データ１０９とし
て出力するトライステートバッファ８と、レジスタ５に
よりラッチされた入力データをメモリセルアレイ１に入
力するトライステートバッファ９と、ＡＮＤ回路１０お
よび１１とを備えて構成される。また、図２（ａ）、
（ｂ）、（ｃ）、（ｄ）および（ｅ）に示されるのは、
本従来例の動作に対応する各部信号のタイミング図であ
り、それぞれ、クロック１０４、書込み信号１０２、遅
延されたクロック１０８、書込みパルス１０７、および
出力データ１０９／入力データ１１０を示している。FIG. 1 is a block diagram showing a first embodiment of the present invention. As shown in FIG. 1, in this embodiment, a memory cell array 1, registers 2, 3 and 4 for latching an address signal 101, a write signal 102 and a chip select signal 103, respectively, and a selector 5 for latching input data 110 are provided. A write pulse generating circuit 6 which outputs a write pulse 107, a delay circuit 7 which delays the clock 104 and outputs a clock 108, and a tristate buffer 8 which outputs data read from the memory cell array as output data 109. And a tristate buffer 9 for inputting the input data latched by the register 5 to the memory cell array 1, and AND circuits 10 and 11. In addition, as shown in FIG.
Shown in (b), (c), (d) and (e) are:
FIG. 11 is a timing chart of signals of respective parts corresponding to the operation of the conventional example, showing a clock 104, a write signal 102, a delayed clock 108, a write pulse 107, and output data 109 / input data 110, respectively.
【００１４】図１において、本発明の、従来例と異なる
点は、図７におけるインバータ２７が除かれて、遅延回
路７が付加されていることである。また、図１により明
らかなように、メモリセルアレイ１からデータを読出
し、トライステートバッファ８を介して、出力データ１
０９を出力する一連の動作については、前述の従来例の
場合と全く同様である。従って、ここでは、本実施例に
おける読出し時における動作について説明する。In FIG. 1, the difference of the present invention from the conventional example is that the inverter 27 in FIG. 7 is removed and a delay circuit 7 is added. Further, as is clear from FIG. 1, data is read from the memory cell array 1 and output data 1 is read through the tristate buffer 8.
The sequence of operations for outputting 09 is exactly the same as the case of the above-mentioned conventional example. Therefore, the operation at the time of reading in this embodiment will be described here.
【００１５】図２（ａ）、（ｂ）、（ｃ）、（ｄ）およ
び（ｅ）において、読出しサイクルｔR にフォローす
る、書込みサイクルのｔW の開始時点ｔ0 においては、
従来例の場合において説明したように、暫時出力データ
は持続されており、このデータ出力の状態が終了した時
点ｔ1において入力データ１１０が入力される。更に、
上述の時点ｔ0 から時間Δｔd1後の時点ｔ2 において
は、書込むパルス発生回路６からは書込みパルス１０７
が出力される。また、クロック１０４は、遅延回路７を
介してΔｔd2だけ遅延され、クロック１０８としてレジ
スタ５に入力される。レジスタ５においては、このクロ
ック１０８を介して、時刻ｔ3 において入力データ１１
０がラッチされる。この場合におけるΔｔd1およびΔｔ
d2は、予め略同じ値に設定しておくものとする。前記時
刻ｔ3 以後におけるその後の時点において、書込みパル
ス１０７は、クロック１０４に立下りに対応して立下
り、書込み動作は終了となる。2 (a), (b), (c), (d) and (e), at the start time t 0 of t W of the write cycle, which follows the read cycle t R ,
As described in the case of the conventional example, the temporary output data is maintained, and the input data 110 is input at the time point t 1 when the state of this data output ends. Furthermore,
At the time t 2 after the time Δt d1 from the time t 0 described above, the write pulse 107 is output from the write pulse generation circuit 6.
Is output. The clock 104 is delayed by Δt d2 via the delay circuit 7 and input to the register 5 as the clock 108. In the register 5, via the clock 108, input data at time t 3 11
0 is latched. Δt d1 and Δt in this case
It is assumed that d2 is set to substantially the same value in advance. At the subsequent time point after the time t 3 , the write pulse 107 falls in response to the fall of the clock 104, and the write operation ends.
【００１６】図３に示されるのは、書込みパルス発生回
路６を示す回路図である。図３に示されるように、書込
みパルス発生回路６は、遅延回路１２と、ＡＮＤ回路１
３および１４とにより構成されており、クロック１０４
と遅延回路１２により遅延されたクロック１１１がＡＮ
Ｄ回路１３に入力されて論理積がとられ、その論理積出
力１１２と書込制御信号１０６とがＡＮＤ回路１４に入
力されて、その論理積が書込みパルス１０７として出力
される。なお、図４（ａ）、（ｂ）、（ｃ）、（ｄ）、
（ｅ）および（ｆ）に示されるのは、書込みパルス発生
回路６の動作に対応する各部信号のタイミング図であ
り、それぞれ、クロック１０４、書込み信号１０２、遅
延されたクロック１０８、書込みパルス１０７、および
出力データ１０９／入力データ１１０を示している。読
出しサイクルｔR にフォローする書込みサイクルｔW に
おいて、クロック１０４と、このクロック１０４が遅延
回路１２によりΔｔd3だけ遅延されたクロック１１１と
の論理積出力１１２が、時間幅ｔs4のパルスとして出力
され、この論理積出力１１２と、書込み制御信号１０６
との論理積が、時間幅ｔwpの書込みパルス１０７として
生成される状況が明確に理解される。FIG. 3 is a circuit diagram showing the write pulse generating circuit 6. As shown in FIG. 3, the write pulse generating circuit 6 includes a delay circuit 12 and an AND circuit 1.
3 and 14 and the clock 104
And the clock 111 delayed by the delay circuit 12 is AN
The logical product is input to the D circuit 13 and the logical product is obtained. The logical product output 112 and the write control signal 106 are input to the AND circuit 14, and the logical product is output as the write pulse 107. 4 (a), (b), (c), (d),
(E) and (f) are timing charts of signals of respective parts corresponding to the operation of the write pulse generating circuit 6, which are a clock 104, a write signal 102, a delayed clock 108, a write pulse 107, respectively. And output data 109 / input data 110 are shown. In the write cycle t W that follows the read cycle t R , the logical product output 112 of the clock 104 and the clock 111 obtained by delaying the clock 104 by Δtd3 by the delay circuit 12 is output as a pulse of the time width t s4 , This logical product output 112 and the write control signal 106
It is clearly understood that the logical product of and is generated as the write pulse 107 of the time width t wp .
【００１７】次に、本発明の第２の実施例について説明
する、図５に示されるのは、本発明の第２の実施例を示
すブロック図である。図５に示されるように、本実施例
は、メモリセルアレイ１と、それぞれアドレス信号１０
１、書込み信号１０２およびチップセレクト信号１０３
をラッチするレジスタ２、３および４と、入力データ１
１０をラッチするセレクタ５と、書込みパルス１０７を
出力する書込みパルス発生回路６と、クロック１０４を
遅延させてクロック１０８を出力する遅延回路７と、メ
モリセルアレイ１から読出されるデータを、出力データ
１０９として出力するトライステートバッファ８と、レ
ジスタ５によりラッチされた入力データ１１０をメモリ
セルアレイ１に入力するトライステートバッファ９と、
ＡＮＤ回路１０および１１とを備えて構成される。ま
た、図６（ａ）、（ｂ）、（ｃ）、（ｄ）および（ｅ）
に示されるのは、本従来例の動作に対応する各部信号の
タイミング図であり、それぞれ、クロック１０４、書込
み信号１０２、書込みパルス発生回路６から出力される
論理積出力１１２、書込みパルス１０７、および出力デ
ータ１０９／入力データ１１０を示している。Next, a second embodiment of the present invention will be described. FIG. 5 is a block diagram showing the second embodiment of the present invention. As shown in FIG. 5, in this embodiment, the memory cell array 1 and the address signal 10 are respectively provided.
1, write signal 102 and chip select signal 103
Registers 2, 3 and 4 for latching input data and input data 1
10, the selector 5 for latching 10, the write pulse generating circuit 6 for outputting the write pulse 107, the delay circuit 7 for delaying the clock 104 and outputting the clock 108, the data read from the memory cell array 1, the output data 109. A tri-state buffer 8 for outputting the input data 110, a tri-state buffer 9 for inputting the input data 110 latched by the register 5 to the memory cell array 1,
It is configured by including AND circuits 10 and 11. 6 (a), (b), (c), (d) and (e).
Shown in FIG. 5 are timing charts of signals of respective parts corresponding to the operation of the conventional example. The clock 104, the write signal 102, the logical product output 112, the write pulse 107, and the write pulse 107 output from the write pulse generating circuit 6, respectively. Output data 109 / input data 110 are shown.
【００１８】図５より明らかなように、本実施例の第１
の実施例との相違点は、図１における遅延回路７が削除
されており、遅延されたクロック１０８の代りに、書込
みパルス発生回路６において生成される論理積出力１１
２がレジスタ５に入力されていることである。なお、本
実施例における読出しサイクルにおける動作について
は、第１の実施例と同じく、従来例の場合と全く同様で
ある。また、書込みサイクルにおける一連の動作につい
ては、基本的には第１の実施例の場合と同じであり、図
６（ａ）、（ｂ）、（ｃ）、（ｄ）および（ｅ）に示さ
れるように、書込みパルス発生回路６において生成され
る論理積出力１１２は、書込みサイクルのｔW の開始時
点ｔ0 に対して、Δｔd3の時間遅れにおいて立上る。こ
の論理積出力１１２はレジスタ５に入力され、これによ
り、入力データ１１０は、時刻ｔ4 においてレジスタ５
によりラッチされる。この入力データ１１０が、トライ
ステートバッファ９に入力され、書込みパルス１０７を
介してメモリセルアレイ１に書込まれる動作について
は、既に前述したとうりである。As is apparent from FIG. 5, the first embodiment
1 is eliminated, and instead of the delayed clock 108, a logical product output 11 generated in the write pulse generation circuit 6 is different.
2 is input to the register 5. The operation in the read cycle in this embodiment is exactly the same as in the conventional example, as in the first embodiment. The series of operations in the write cycle is basically the same as in the first embodiment, and is shown in FIGS. 6 (a), (b), (c), (d) and (e). As described above, the logical product output 112 generated in the write pulse generation circuit 6 rises with a time delay of Δt d3 with respect to the start time t 0 of t W of the write cycle. The logical product output 112 is input to the register 5, so that the input data 110 is transferred to the register 5 at the time t 4 .
Latched by. The operation in which the input data 110 is input to the tri-state buffer 9 and written in the memory cell array 1 via the write pulse 107 is as described above.
【００１９】なお、本実施例においては、図３に示され
る書込みパルス発生回路６において生成される論理積出
力１１２が、遅延クロック１０８に代替えされているた
め、図１における遅延回路７が削除されるだけ回路構成
が簡易化され、且つ消費電力が軽減されるという利点が
ある。In this embodiment, since the logical product output 112 generated in the write pulse generating circuit 6 shown in FIG. 3 is replaced with the delay clock 108, the delay circuit 7 in FIG. 1 is deleted. As a result, the circuit configuration is simplified and power consumption is reduced.
【００２０】[0020]
【発明の効果】以上説明したように、本発明は、ＳＴＲ
ＡＭに適用されて、読出し／書込みデータに対応する入
出力端子が共用化されるとともに、外部から入力される
クロックの“Ｈ”レベルの間に書込み動作が完了するよ
うに書込みタイミング制御が行われるため、メモリセル
アレイのアドレスを任意のアドレスに切替えるような状
況下においても、一切の書込み誤りを排除することがで
きるという効果がある。As described above, the present invention is based on the STR
When applied to AM, input / output terminals corresponding to read / write data are shared, and write timing control is performed so that the write operation is completed during the “H” level of the clock input from the outside. Therefore, even in a situation where the address of the memory cell array is switched to an arbitrary address, it is possible to eliminate any write error.
【図１】本発明の第１の実施例を示すブロック図であ
る。FIG. 1 is a block diagram showing a first embodiment of the present invention.
【図２】第１の実施例の動作に対応する各部信号のタイ
ミング図である。FIG. 2 is a timing chart of signals of respective parts corresponding to the operation of the first embodiment.
【図３】本発明における書込みパルス発生回路を示す回
路図である。FIG. 3 is a circuit diagram showing a write pulse generation circuit in the present invention.
【図４】書込みパルス発生回路の動作に対応する各部信
号のタイミング図である。FIG. 4 is a timing chart of signals of respective parts corresponding to the operation of the write pulse generation circuit.
【図５】本発明の第２の実施例を示すブロック図であ
る。FIG. 5 is a block diagram showing a second embodiment of the present invention.
【図６】第２の実施例の動作に対応する各部信号のタイ
ミング図である。FIG. 6 is a timing chart of signals of respective parts corresponding to the operation of the second embodiment.
【図７】従来例を示すブロック図である。FIG. 7 is a block diagram showing a conventional example.
【図８】従来例の動作に対応する各部信号のタイミング
図である。FIG. 8 is a timing chart of signals of respective parts corresponding to the operation of the conventional example.
【符号の説明】 １、２１ メモリセルアレイ ２〜５、２２〜２５ レジスタ ６、２６ 書込みパルス発生回路 ７、１２ 遅延回路 ８、９、２８、２９ トライステートバッファ １０、１１、１３、１４、３０、３１ ＡＮＤ回路 ２７ インバータ[Explanation of symbols] 1,21 memory cell array 2-5, 22-25 registers 6, 26 Write pulse generation circuit 7, 12 delay circuit 8, 9, 28, 29 Tri-state buffer 10, 11, 13, 14, 30, 31 AND circuit 27 inverter
Claims (2)
セルアレイと、外部から入力されるアドレス信号、書込
み信号およびチップセレクト信号を、それぞれ外部より
入力されるクロックを介してラッチする第１、第２およ
び第３のレジスタと、前記第２および第３のレジスタよ
り出力される書込み信号およびチップセレクト信号を介
して、所定の読出し制御信号ならびに書込み制御信号を
出力するデータ入出力制御回路と、前記クロックおよび
書込み制御信号を入力して、前記メモリセルアレイに対
応する書込みパルスを生成して出力する書込みパルス発
生回路と、前記クロックに時間遅延を付与して遅延クロ
ックを出力する遅延回路と、前記遅延クロックを介し
て、外部からの入力データをラッチする第４のレジスタ
と、前記書込みパルスを介して、前記第４のレジスタか
ら出力される入力データを前記メモリセルアレイに入力
するように作用する第１のゲート回路と、前記読出し制
御信号を介して、前記メモリセルアレイから読出される
データを外部に出力するように作用する第２のゲート回
路と、とを備えることを特徴とする半導体メモリ装置。1. A memory cell array for storing input data from the outside, and first and second latching an address signal, a write signal and a chip select signal input from the outside via respective clocks input from the outside. And a third register, a data input / output control circuit for outputting a predetermined read control signal and a write control signal via the write signal and the chip select signal output from the second and third registers, and the clock. And a write pulse generation circuit for inputting a write control signal and generating and outputting a write pulse corresponding to the memory cell array, a delay circuit for applying a time delay to the clock and outputting a delay clock, and the delay clock A fourth register for latching input data from the outside via the write pulse, A first gate circuit that functions to input the input data output from the fourth register to the memory cell array via the read control signal; and data read from the memory cell array via the read control signal. A semiconductor memory device comprising: a second gate circuit that operates so as to output to the outside.
セルアレイと、外部から入力されるアドレス信号、書込
み信号およびチップセレクト信号を、それぞれ外部より
入力されるクロックを介してラッチする第１、第２およ
び第３のレジスタと、前記第２および第３のレジスタよ
り出力される書込み信号およびチップセレクト信号を介
して、所定の読出し制御信号ならびに書込み制御信号を
出力するデータ入出力制御回路と、前記クロックおよび
書込み制御信号を入力して、前記メモリセルアレイに対
応する書込みパルスを生成して出力するとともに、前記
クロックより所定の時間遅れにて立上り、且つ当該クロ
ックの立下りに準応して立下るパルス信号を出力する書
込みパルス発生回路と、前記パルス信号を介して、外部
からの入力データをラッチする第４のレジスタと、前記
書込みパルスを介して、前記第４のレジスタから出力さ
れる入力データを前記メモリセルアレイに入力するよう
に作用する第１のゲート回路と、前記読出し制御信号を
介して、前記メモリセルアレイから読出されるデータを
外部に出力するように作用する第２のゲート回路と、と
を備えることを特徴とする半導体メモリ装置。2. A memory cell array for storing input data from the outside, and first and second latching an address signal, a write signal and a chip select signal input from the outside via respective clocks input from the outside. And a third register, a data input / output control circuit for outputting a predetermined read control signal and a write control signal via the write signal and the chip select signal output from the second and third registers, and the clock. And a write control signal are input to generate and output a write pulse corresponding to the memory cell array, and the pulse rises at a predetermined time delay from the clock and falls in response to the fall of the clock. A write pulse generating circuit that outputs a signal and input data from the outside via the pulse signal Via a fourth register for latching, a first gate circuit which operates to input the input data output from the fourth register into the memory cell array via the write pulse, and the read control signal. And a second gate circuit that operates so as to output data read from the memory cell array to the outside, and a semiconductor memory device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3153634A JPH052890A (en) | 1991-06-26 | 1991-06-26 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3153634A JPH052890A (en) | 1991-06-26 | 1991-06-26 | Semiconductor memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH052890A true JPH052890A (en) | 1993-01-08 |
Family
ID=15566803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3153634A Pending JPH052890A (en) | 1991-06-26 | 1991-06-26 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH052890A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015005497A1 (en) | 2013-07-10 | 2015-01-15 | パナソニックＩｐマネジメント株式会社 | Production method and production device for three-dimensionally shaped molded object |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01196790A (en) * | 1988-02-02 | 1989-08-08 | Fujitsu Ltd | Semiconductor memory device |
-
1991
- 1991-06-26 JP JP3153634A patent/JPH052890A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01196790A (en) * | 1988-02-02 | 1989-08-08 | Fujitsu Ltd | Semiconductor memory device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015005497A1 (en) | 2013-07-10 | 2015-01-15 | パナソニックＩｐマネジメント株式会社 | Production method and production device for three-dimensionally shaped molded object |
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Legal Events
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