JPH025127A - 一桁bcdコード累積加算回路 - Google Patents
一桁bcdコード累積加算回路Info
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- JPH025127A JPH025127A JP15736188A JP15736188A JPH025127A JP H025127 A JPH025127 A JP H025127A JP 15736188 A JP15736188 A JP 15736188A JP 15736188 A JP15736188 A JP 15736188A JP H025127 A JPH025127 A JP H025127A
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- 230000001186 cumulative effect Effects 0.000 claims description 36
- 238000007792 addition Methods 0.000 description 18
- 238000010586 diagram Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は一桁BCDコード累積加算回路に関し、特に1
0進数の一桁が4ビツトの2進符号で表現される一桁の
B CD (Binary Coded Decima
l )コードを累積加算する一桁BCDコード累積加算
回路に関する。
0進数の一桁が4ビツトの2進符号で表現される一桁の
B CD (Binary Coded Decima
l )コードを累積加算する一桁BCDコード累積加算
回路に関する。
10進数を表現する場合のBCDコードはよく利用され
ている。第2図は累積BCDコードデータを得る従来の
累積加算回路の代表例を示す構成図である。
ている。第2図は累積BCDコードデータを得る従来の
累積加算回路の代表例を示す構成図である。
従来のこの種の累積加算回路は、第2図に示す如く、基
本的には、桁上りを考慮して配置される複数の全加算器
9−1.9−1.・・・・・・、9−nによるバイナリ
加算回路と、バイナリがらBCDコ−ドに変換するバイ
ナリ・BCDコード変換回路11から成り、なお両回路
の演算結合に必要なデータ留保を行なう一種の記憶回路
としてのラッチ回路10を備えて構成されていた。
本的には、桁上りを考慮して配置される複数の全加算器
9−1.9−1.・・・・・・、9−nによるバイナリ
加算回路と、バイナリがらBCDコ−ドに変換するバイ
ナリ・BCDコード変換回路11から成り、なお両回路
の演算結合に必要なデータ留保を行なう一種の記憶回路
としてのラッチ回路10を備えて構成されていた。
データ入力端子8から入力したバイナリ信号は、全加算
器9−1〜9−nで累積加算され、ラッチ回路10を介
してバイナリ・BCDコード交換回路11に提供されて
入力に対応して累積BCDデータ出力端子12に併記し
て表示内容を示すBCDコードで出力される。
器9−1〜9−nで累積加算され、ラッチ回路10を介
してバイナリ・BCDコード交換回路11に提供されて
入力に対応して累積BCDデータ出力端子12に併記し
て表示内容を示すBCDコードで出力される。
上述した従来の一桁BCDコード累積加算回路は、複数
のバイナリ加算回路および複雑な構成のバイナリ・BC
Dコード変換回路をその基本構成として必要とするので
、回路構成が著しく複雑化し、従って部品素子数の増大
も避けられないという欠点がある。
のバイナリ加算回路および複雑な構成のバイナリ・BC
Dコード変換回路をその基本構成として必要とするので
、回路構成が著しく複雑化し、従って部品素子数の増大
も避けられないという欠点がある。
本発明の目的は上述した欠点を除去し、著しく回路構成
を簡素化した一桁BCDコード累積加算回路を提供する
ことにある。
を簡素化した一桁BCDコード累積加算回路を提供する
ことにある。
本発明の一桁BCDコード累積加算回路は、桁BCDコ
ードの入力と現在までの前記入力の累積結果の1の桁の
BCDコードとを加算しつつ10の位の桁上りが発生す
る場合には累積結果の1の桁のBCDコードとともに1
0の桁上り信号を出力する全加算器と、前記全加算器の
出力を受けつつ前記10の桁上り信号を入力するごとに
前記10の桁上りパルスを出力するとともに前記累積結
果の1の桁のBCDコードを出力する出力回路と、前記
出力回路の出力する10の桁上りパルスをカウントしつ
つ累積結果の10桁以上の桁をBCDコードで出力する
10進BCDカウンタと、前記出力回路と10進BCD
カウンタの出力を留保しつつ累積BCDデータとして出
力するラッチ回路とを備えて構成される。
ードの入力と現在までの前記入力の累積結果の1の桁の
BCDコードとを加算しつつ10の位の桁上りが発生す
る場合には累積結果の1の桁のBCDコードとともに1
0の桁上り信号を出力する全加算器と、前記全加算器の
出力を受けつつ前記10の桁上り信号を入力するごとに
前記10の桁上りパルスを出力するとともに前記累積結
果の1の桁のBCDコードを出力する出力回路と、前記
出力回路の出力する10の桁上りパルスをカウントしつ
つ累積結果の10桁以上の桁をBCDコードで出力する
10進BCDカウンタと、前記出力回路と10進BCD
カウンタの出力を留保しつつ累積BCDデータとして出
力するラッチ回路とを備えて構成される。
次に、図面を参照して本発明の詳細な説明する。
第1図は本発明の一桁BCDコード累積加算回路の一実
施例の構成図である。
施例の構成図である。
第1図に示す実施例の構成は、4ビツトの一桁BCDコ
ードの入力端子1.入力端子1がら受ける加算と現在ま
での累積値とを加算する1個の全加TI 2y 2 、
’“10″の桁上りパルスと”1″の桁のBCDコード
を出力する出力回路3.出力回路3の出力する10″°
の桁上り信号をカウントする10進BCDカウンタ4,
10進BCDカウンタ4の出力をラッチしつつ1oのベ
キ巣位ステップの累積BCDデータを出力するラッチ回
路51、出力回路3の出力する“1″の桁BCDコード
をラッチしつつ“1”の桁累積BCDデータとして出力
するラッチ回路5−2.累積BCDデータ出力端子7を
備えて構成される。
ードの入力端子1.入力端子1がら受ける加算と現在ま
での累積値とを加算する1個の全加TI 2y 2 、
’“10″の桁上りパルスと”1″の桁のBCDコード
を出力する出力回路3.出力回路3の出力する10″°
の桁上り信号をカウントする10進BCDカウンタ4,
10進BCDカウンタ4の出力をラッチしつつ1oのベ
キ巣位ステップの累積BCDデータを出力するラッチ回
路51、出力回路3の出力する“1″の桁BCDコード
をラッチしつつ“1”の桁累積BCDデータとして出力
するラッチ回路5−2.累積BCDデータ出力端子7を
備えて構成される。
次に、第1図の実施例の動作について説明する。
入力端子1には4ビツト構成の一桁BCDコードが入力
される。このBCDコードは0〜9までのいずれかが次
次に入力される。一方、全加算器2における現在までの
累積結果のBCDコードも0〜9のいずれかである。
される。このBCDコードは0〜9までのいずれかが次
次に入力される。一方、全加算器2における現在までの
累積結果のBCDコードも0〜9のいずれかである。
従って、全加算器2における最大加算は18で、” 1
0 ”の桁上りは1回の加算あたり1回あるが否かであ
る。
0 ”の桁上りは1回の加算あたり1回あるが否かであ
る。
いま、仮に、入力が8.累積結果が4であるとすると、
全加算器2における加算は12となる。
全加算器2における加算は12となる。
全加算器2は1ビツトの10“の桁上り信号と4ビツト
の1″の桁のBCDコード、この場合は2に相当するB
CDコードの5ビツトを出力し出力回路3に供給する。
の1″の桁のBCDコード、この場合は2に相当するB
CDコードの5ビツトを出力し出力回路3に供給する。
従って、この状態における累積結果は2であり、この2
が次に入力される加数と加算されることとなる。
が次に入力される加数と加算されることとなる。
出力回路3は、こうして受ける” 10 ”の桁上り信
号ごとに“10゛の桁上りパルスを発生してこれを10
進BCDカウンタ4の加算パルスとして供給するととも
に、“1″′の桁BCDコードをラッチ回路5−2に供
給する。
号ごとに“10゛の桁上りパルスを発生してこれを10
進BCDカウンタ4の加算パルスとして供給するととも
に、“1″′の桁BCDコードをラッチ回路5−2に供
給する。
10進BCDカウンタ4は、10進のBCDカウンタを
多段接続して構成され、入力する10“の桁上りパルス
をカウントしつつ10桁以上の桁を指定する出力をラッ
チ回路5−1に供給する。
多段接続して構成され、入力する10“の桁上りパルス
をカウントしつつ10桁以上の桁を指定する出力をラッ
チ回路5−1に供給する。
ラッチ回路5−1.5−2はそれぞれ、入力端子6を介
して受けるラッチ信号によって入力のラッチ処理を行な
い、ラッチ回路5−1は累積加算値の10のベキ巣位B
CDコード出力を、またラッチ回路5−2は1′”の桁
BCDコード出力を累積BCDデータ出力端子7に出力
する。またラッチ回路5−2の“1°°の桁BCDコー
ド出力は全加算器2に累積結果データとして提供される
。
して受けるラッチ信号によって入力のラッチ処理を行な
い、ラッチ回路5−1は累積加算値の10のベキ巣位B
CDコード出力を、またラッチ回路5−2は1′”の桁
BCDコード出力を累積BCDデータ出力端子7に出力
する。またラッチ回路5−2の“1°°の桁BCDコー
ド出力は全加算器2に累積結果データとして提供される
。
こうして、著しく簡素化した回路での一桁BCDコード
の加算が実施できる。
の加算が実施できる。
なお、第1図の実施例は本発明の一実施例を示すに過ぎ
ず、この変形例も種種考えられる。
ず、この変形例も種種考えられる。
たとえば、出力回路3は、これを全加算器2と同一のハ
ードウェア構成としてもよく、また第1図に示す10桁
以上の桁設定も任意に設定できるものであり、かかる変
形は本発明の趣旨を損うことなく容易に実施できるもの
である。
ードウェア構成としてもよく、また第1図に示す10桁
以上の桁設定も任意に設定できるものであり、かかる変
形は本発明の趣旨を損うことなく容易に実施できるもの
である。
以上説明したように本発明によれば、−桁BCDデータ
を全加算器で加算後に10″の桁上りに対しては桁上り
ごとに発生するパルスをカウントしつつ10桁以上の桁
をBCDデータとして出力し、これと“1゛′の桁のみ
の累積データのBCDデータとを組合せ出力することに
よって、著しく構成を簡素化したー桁BCDコード累積
加算回路が実現できるという効果かある。
を全加算器で加算後に10″の桁上りに対しては桁上り
ごとに発生するパルスをカウントしつつ10桁以上の桁
をBCDデータとして出力し、これと“1゛′の桁のみ
の累積データのBCDデータとを組合せ出力することに
よって、著しく構成を簡素化したー桁BCDコード累積
加算回路が実現できるという効果かある。
第1図は本発明の一桁BCDコード累T責加算回路の一
実施例の構成図、第2図は従来の累積加算回路の構成図
である。 1・・・入力端子、2・・・全加算回路、3・・・出力
回路、4・・・10進BCDカウンタ、5−1.5−2
・・・ラッチ回路、6・・・入力端子、7・・・累積B
CDデータ出力端子、8・・・データ入力端子、9−1
〜9−n・・・全加算回路、10・・・ラッチ回路、1
1・・・バイナリ・BCDコード変換回路、12・・・
累積BCDデータ出力端子。
実施例の構成図、第2図は従来の累積加算回路の構成図
である。 1・・・入力端子、2・・・全加算回路、3・・・出力
回路、4・・・10進BCDカウンタ、5−1.5−2
・・・ラッチ回路、6・・・入力端子、7・・・累積B
CDデータ出力端子、8・・・データ入力端子、9−1
〜9−n・・・全加算回路、10・・・ラッチ回路、1
1・・・バイナリ・BCDコード変換回路、12・・・
累積BCDデータ出力端子。
Claims (1)
- 【特許請求の範囲】 一桁BCDコードの入力と現在までの前記入力の累積結
果の1の桁のBCDコードとを加算しつつ10の位の桁
上りが発生する場合には累積結果の1の桁のBCDコー
ドとともに10の桁上り信号を出力する全加算器と、 前記全加算器の出力を受けつつ前記10の桁上り信号を
入力するごとに前記10の桁上りパルスを出力するとと
もに前記累積結果の1の桁のBCDコードを出力する出
力回路と、前記出力回路の出力する10の桁上りパルス
をカウントしつつ累積結果の10桁以上の桁をBCDコ
ードで出力する10進BCDカウンタと、前記出力回路
と10進BCDカウンタの出力を留保しつつ累積BCD
データとして出力するラッチ回路と、 を備えて成ることを特徴とする一桁BCDコード累積加
算回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15736188A JPH025127A (ja) | 1988-06-24 | 1988-06-24 | 一桁bcdコード累積加算回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15736188A JPH025127A (ja) | 1988-06-24 | 1988-06-24 | 一桁bcdコード累積加算回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH025127A true JPH025127A (ja) | 1990-01-10 |
Family
ID=15647981
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15736188A Pending JPH025127A (ja) | 1988-06-24 | 1988-06-24 | 一桁bcdコード累積加算回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH025127A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6958469B2 (en) | 2002-04-12 | 2005-10-25 | Canon Kabushiki Kaisha | Diffraction grating interference system encoder for detecting displacement information |
KR100764563B1 (ko) * | 2005-03-03 | 2007-10-09 | 대한민국 | 식물 병저항성 유도 유전자,벡터 및 이로부터 얻어지는 형질전환체 |
-
1988
- 1988-06-24 JP JP15736188A patent/JPH025127A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6958469B2 (en) | 2002-04-12 | 2005-10-25 | Canon Kabushiki Kaisha | Diffraction grating interference system encoder for detecting displacement information |
KR100764563B1 (ko) * | 2005-03-03 | 2007-10-09 | 대한민국 | 식물 병저항성 유도 유전자,벡터 및 이로부터 얻어지는 형질전환체 |
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