JP2963120B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2963120B2
JP2963120B2 JP1302667A JP30266789A JP2963120B2 JP 2963120 B2 JP2963120 B2 JP 2963120B2 JP 1302667 A JP1302667 A JP 1302667A JP 30266789 A JP30266789 A JP 30266789A JP 2963120 B2 JP2963120 B2 JP 2963120B2
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Description

【発明の詳細な説明】 ［概要］ 半導体装置及びその製造方法に係り、特に化合物半導
体を用いた半導体装置及びその製造方法に関し、 室温、低温を問わずサイドゲート効果の発生を防止し
て高密度化、高集積化を実現すると共に、製造における
スループットを向上させる半導体装置及びその製造方法
を提供することを目的とし、 III−Ｖ族化合物半導体基板上に形成されたIII−Ｖ族
化合物半導体からなる第１のバッファ層と、前記第１の
バッファ層上に形成され、III−Ｖ族化合物半導体から
なり、Ｖ族の組成比がIII族の組成比よりも高い第２の
バッファ層と、前記第２のバッファ層上に形成された能
動層と、前記能動層に形成される素子を電気的に分離す
る素子分離領域とを有するように構成する。
［産業上の利用分野］ 本発明は半導体装置及びその製造方法に係り、特に化
合物半導体を用いた半導体装置及びその製造方法に関す
る。
近年、化合物半導体装置は、低雑音増幅器や超高速集
積回路として使用されており、その高集積化、高性能化
及び製造におけるスループット向上が求められている。
［従来の技術］ 従来、化合物半導体集積回路においては、サイドゲー
ト効果が発生するという問題が生じていた。このサイド
ゲート効果とは、隣接する素子に負の電圧が印加された
ときに素子の閾値電圧等の特性が変化する現象である。
そしてこのような素子間の干渉現象であるサイドゲート
効果は、素子分離距離が小さくなるにしたがって大きく
なるため、高集積化に対する大きな障害となっていっ
た。
そこで、以下に述べるような化合物半導体装置が提案
されている。
なお、化合物半導体装置としてはMESFET（Metal Semi
conductor Field Effect Transistor）、HEMT（High El
ectron Mobility Transistor）、HBT（Heterojunction
Bipolar Transistor）等があるが、ここではGaAs及びAl
GaAsを用いたHEMTの場合について説明する。
第11図（ａ）において、半絶縁性GaAs基板２上に、成
長温度200℃でｉ型GaAs高絶縁性バッファ層44を形成す
る。そしてこのｉ型GaAs高絶縁性バッファ層44上に、成
長温度680℃でｉ型GaAsバッファ層46を形成する。ま
た、このｉ型GaAsバッファ層46上に、同一条件で連続的
にｉ型GaAs層10を形成し、更にｎ型Al0.3Ga0.7As電子供
給層12及びｎ型GaAsキャップ層14を順に積層して、ｉ型
GaAs層10、ｎ型Al0.3Ga0.7As電子供給層12及びｎ型GaAs
キャップ層14からなる能動層16を形成する。
次いで、酸素イオンの注入により、ｉ型GaAsバッファ
層46にまで達する不活性化領域18を形成し、能動層16を
分離する。そして不活性化領域18によって分離された素
子領域のｎ型GaAsキャップ層14上にソース・ドレイン電
極20a、20bを形成し、またｎ型Al0.3Ga0.7As電子供給層
12上にゲート電極22a、22bを形成する。
このようにして、HEMT素子24a、24bを形成する。
ここで、ｉ型GaAs高絶縁性バッファ層44は、第11図
（ｂ）に示されるように、温度200℃で成長されている
ため、温度680℃で成長されたｉ型GaAsバッファ層46に
対し、第11図（ｃ）に示されるように、Asの組成比がGa
の組成比よりも約１％多い。このため、ｉ型GaAs高絶縁
性バッファ層44中には、第11図（ｄ）に示されるよう
に、多くの欠陥が導入され、高電界に強くかつ高抵抗特
性を示すものとなっている。
サイドゲート効果の原因としては、半絶縁性GaAs基板
２やこの半絶縁性GaAs基板２とｉ型GaAsバッファ層46と
の界面にリーク電流パスが形成されることが考えられる
ため、半絶縁性GaAs基板２とｉ型GaAsバッファ層46との
間に、高電界に強くかつ高抵抗特性を示すｉ型GaAs高絶
縁性バッファ層44を形成することにより、サイドゲート
効果の発生を抑制することができる。
また、HEMT素子24a、24bの性能を表わす相互コンダク
タンスのｉ型GaAs高絶縁性バッファ層44及びｉ型GaAsバ
ッファ層46に対する依存性を調べると、第12図に示すよ
うになる。
すなわち、第12図（ａ）のグラフに示されるように、
ｉ型GaAs高絶縁性バッファ層44の厚さが厚くなって1000
Åを越えると、相互コンダクタンスは低下し始める。ま
た、第12図（ｂ）のグラフに示されるように、ｉ型GaAs
高絶縁性バッファ層44及びｉ型GaAsバッファ層46の合計
の厚さが4000Åより薄くなると、相互コンダクタンスは
低下し始める。
従って、ｉ型GaAs高絶縁性バッファ層44の厚さは一定
値より薄く、ｉ型GaAs高絶縁性バッファ層44及びｉ型Ga
Asバッファ層46からなるバッファ層全体の厚さは一定値
より厚いことが必要となる。
いま、第11図（ａ）に示すHEMT素子24aにおいて、ｉ
型GaAs高絶縁性バッファ層44の厚さを約500Å、ｉ型GaA
sバッファ層46の厚さを約5000Åとし、素子分離距離が
２μｍの隣接するHEMT素子24bソース・ドレイン電極20b
にサイドゲート電圧VSG＝−5Vを印加して、ドレイン電
圧VD＝1Vのときのドレイン電流IDの経時変化を調べる
と、第13図のようになる。
第13図（ａ）のグラフから明らかなように、温度300K
においては、ドレイン電流IDはサイドゲート電圧VSGの
印加によっては変動せず、矢印で示したサイドゲート電
圧印加前のドレイン電流値を保持している。すなわち、
室温において、サイドゲート効果の発生は防止されてい
る。
［発明が解決しようとする課題］ しかしながら、上記のように半絶縁性GaAs基板２とｉ
型GaAsバッファ層46との間にｉ型GaAs高絶縁性バッファ
層44が形成され、室温においてサイドゲート効果の発生
が防止されているHEMT素子24aを、０℃以下の低温で動
作させると、大きなサイドゲート効果が発生することが
判明した。すなわち、温度85Kにおいて、上記条件と同
一条件でサイドゲート電圧VSGを印加してドレイン電流I
Dの経時変化を示すと、第13図（ｂ）に示すグラフのよ
うになる。
ここでは、ドレイン電流IDはサイドゲート電圧VSGの
印加によって変動し、矢印で示したサイドゲート電圧印
加前のドレイン電流値は、時間の経過と共に大きく減少
する。
このように０℃以下の低温においてサイドゲート効果
の発生する原因としては、サイドゲート効果の発生を防
止するために設けたｉ型GaAs高絶縁性バッファ層44中に
存在する欠陥が逆に悪影響を及ぼすためである。例え
ば、高電界によってｉ型GaAs高絶縁性バッファ層44中に
注入されたキャリアがｉ型GaAs高絶縁性バッファ層44中
の欠陥に捕獲され、低温のため放出されず、素子下のポ
テンシャルが変化するためであることが考えられる。
ともあれ、HEMT素子は低温において動作させることに
より、そのデバイス性能を著しく向上させることができ
るため、このような低温におけるサイドゲート効果の発
生は、HEMT集積回路の高集積化に対する大きな障害とな
っている。
また、上記従来のHEMTの製造方法において、半絶縁性
GaAs基板２上に、ｉ型GaAs高絶縁性バッファ層44及びｉ
型GaAsバッファ層46を連続してエピタキシャル成長させ
る際、それぞれの成長温度が200℃及び680℃と大きな温
度差を有しているため、各層の成長の間における温度変
化に要する時間が長くなる。従って、スループットが低
下するという問題があった。
特に最近では、スループットを向上させようとして大
口径ウェーハや複数枚ウェーハの処理が可能な大型の成
長装置が多く用いられ、こうしたウェーハを固定するホ
ルダも大型化してその熱容量も大きくなるため、設定さ
れた成長温度に応じてこのホルダ温度を変化させるのに
長時間が必要になる傾向にある。従って、成長温度の温
度変化に長時間を要するとによりスループットが低下す
るという問題はその重要性を増している。
そこで本発明は、室温、低温を問わずサイドゲート効
果の発生を防止して高密度化、高集積化を実現すると共
に、製造におけるスループットを向上させる半導体装置
及びその製造方法を提供することを目的とする。
［課題を解決するための手段］ 上記課題は、III−Ｖ族化合物半導体基板上に形成さ
れたIII−Ｖ族化合物半導体からなる第１のバッファ層
と、前記第１のバッファ層上に形成され、III−Ｖ族化
合物半導体からなり、Ｖ族の組成比がIII族の組成比よ
りも高い第２のバッファ層と、前記第２のバッファ層上
に形成された能動層と、前記能動層に形成されている素
子を電気的に分離する素子分離領域とを有することを特
徴とする半導体装置によって達成される。
また、上記装置において、前記第２のバッファ層と前
記能動層との間に、第３のバッファ層が形成されている
ことを特徴とする半導体装置によって達成される。
また、以上装置において、前記III−Ｖ族化合物半導
体基板と前記第１のバッファ層との間に、III−Ｖ族化
合物半導体からなり、Ｖ族の組成比がIII族の組成比よ
りも高い第４のバッファ層が形成されていることを特徴
とする半導体装置によって達成される。
また、上記装置において、前記素子分離領域が、前記
能動層への不活性イオンの注入によって形成された不活
性化領域を有する第１の素子分離領域であることを特徴
とする半導体装置によって達成される。
また、上記装置において、前記第１の素子分離領域の
前記不活性化領域が、前記第２のバッファ層にまで達し
ていることを特徴とする半導体装置によって達成され
る。
また、上記装置において、前記素子分離領域が、少な
くとも前記第２のバッファ層にまで達している溝が形成
されている第２の素子分離領域であることを特徴とする
半導体装置によって達成される。
また、上記装置において、前記第２の素子分離領域
が、前記溝底部の前記第１又第２ののバッファ層表面
に、不活性イオンの注入によって形成された不活性化領
域を有していることを特徴とする半導体装置によって達
成される。
また、上記課題は、前記第１の素子分離領域と、前記
第２の素子分離領域とを、共に有していることを特徴と
する半導体装置によって達成される。
また、上記装置において、前記第１のバッファ層及び
前記第２のバッファ層はGaAs層であり、前記第１のバッ
ファ層の厚さと前記第２のバッファ層の厚さの和は4000
オングストローム以上であることを特徴とする半導体装
置によって達成される。
また、上記装置において、前記第１のバッファ層は、
前記第２のバッファ層よりも厚く形成されていることを
特徴とする半導体装置によって達成される。
更にまた上記課題は、III−Ｖ族化合物半導体基板上
に、第１の温度でIII−Ｖ族化合物半導体からなる第１
のバッファ層を形成する工程と、前記第１のバッファ層
上に、前記第１の温度より低く、Ｖ族の組成比がIII族
の組成比より高くなるような第２の温度で、III−Ｖ族
化合物半導体からなる第２のバッファ層を形成する工程
と、前記第２のバッファ層上に能動層を形成する工程
と、前記能動層に設けられる素子を電気的に分離する素
子分離領域を形成する工程とを有することを特徴とする
半導体装置の製造方法によって達成される。
また、上記方法において、前記第２のバッファ層を形
成する工程と前記能動層を形成する工程との間に、前記
第２の温度よりも高く、III族の組成比とＶ族の組成比
がほぼ等しくなるような成長温度でIII−Ｖ族化合物半
導体からなる第３のバッファ層を形成する工程を有して
いることを特徴とする半導体装置の製造方法によって達
成される。
また、上記方法において、前記第１のバッファ層を形
成する工程の前に、前記III−Ｖ族化合物半導体基板上
に、前記第２の温度でIII−Ｖ族化合物半導体からなる
第４のバッファ層を形成する工程を有していることを特
徴とする半導体装置の製造方法によって達成される。
また、上記方法において、前記第１のバッファ層を形
成する成長温度が、前記能動層を形成する成長温度より
低いことを特徴とする半導体装置の製造方法によって達
成される。
また、上記方法において、前記第１の温度と前記第２
の温度との間で温度が変化している際にもバッファ層の
成長を行ない、温度変化バッファ層を形成することを特
徴とする半導体装置の製造方法によって達成される。
また、上記方法において、前記第１のバッファ層及び
前記第２のバッファ層はGaAsからなり、前記第１の温度
は350℃より高く、前記第２の温度は35℃より低いこと
を特徴とする半導体装置の製造方法によって達成され
る。
［作 用］ 本発明は以上のように構成されているために、半導体
基板上に欠陥が多く導入され始める限界温度より高い成
長温度で高品質の第１のバッファ層を形成し、この第１
のバッファ層上にその限界温度より低い成長温度で高絶
縁性の第２のバッファ層を形成することにより、第１の
バッファ層でバッファ層全体の厚さを確保すると共に、
厚さいを薄くした高絶縁性の第２のバッファ層を能動層
の近傍に設けることができる。このため、能動層に形成
する素子分離領域と合わせて、隣接する素子間に流れる
リーク電流を減少させ、室温、低温のいずれにおいて
も、サイドゲート効果の発生を抑制することができる。
また、半導体基板と第１バッファ層との間に、欠陥が
多く導入され始める限界温度より低い成長温度で高絶縁
性の第のバッファ層を形成することにより、隣接する素
子間に流れるリーク電流を更に減少させることができ
る。
また、高絶縁性の第２のバッファ層が能動層の近傍に
設けられているため、能動層へ不活性イオンを注入した
不活性化領域によって第１の素子分離領域を形成するこ
とにより、素子分離の効果を高めることができる。更に
このとき、不活性化領域が高絶縁性の第２のバッファ層
にまで達するようにすることも容易にでき、素子分離の
効果を更に高くすることができる。
また、第２の素子分離領域として、第１のバッファ層
にまで達する溝を形成することにより、欠陥の多い第２
のバッファ層を除去し、この第２のバッファ層に注入さ
れてトラップされるキャリアを減少させることができる
ために、低温において発生するサイドゲート効果を抑制
することができる。更にまた、その溝底部の第１のバッ
ファ層表面に、不活性イオンの注入によって不活性化領
域を形成することにより、溝表面を流れるリーク電流を
減少させることができるため、ほぼ完全な素子分離を実
現することができる。
また、サイドゲート効果は隣接する素子の電極に負の
電圧が印加されるときに発生するため、高電圧の印加さ
れる素子の周囲にのみ、第１のバッファ層にまで達して
る溝又はその溝及び溝底部の第１のバッファ層表面の不
活性化領域によって第１の素子分離領域を形成し、低電
圧の印加される素子の周囲には、能動層への不活性イオ
ンの注入による不活性化領域によって第２の素子分離領
域を形成し、これら第１及び第２の素子分離領域を組み
合わせて配置することにより、半導体装置全体としてサ
イドゲート効果の発生を抑制しつつ、溝の形成による非
平坦化や素子分離距離の増大を最小に抑えることができ
る。
また、本発明は、第１のバッファ層及び能動層又は第
１及び第３のバッファ層並びに能動層を、欠陥が多く導
入され始める限界温度より高い成長温度で形成し、高絶
縁性の第２のバッファ層又は第２及び第４のバッファ層
をその限界温度より低い成長温度で形成するが、第１の
バッファ層の成長温度を能動層等の成長温度より低くす
ることにより、各層間の成長温度の変化を小さくするこ
とができ、スループットを向上させることができる。更
にまた、限界温度より高い成長温度と限界温度より低い
成長温度との間で成長温度が変化している際にもバッフ
ァ層の成長を止めずに連続して成長させることにより、
スループットを向上させることができる。
［実施例］ 以下、本発明を図示する実施例に基づいて具体的に説
明する。
第１図（ａ）は本発明の第１の実施例によるHEMTを示
す断面図、第１図（ｂ）〜（ｄ）はそれぞれ第１図
（ａ）のHEMTを構成する各層を説明するための図であ
る。
第１図（ａ）において、半絶縁性GaAs基板２上に、MB
E（Molecular Beam Epitaxy）法を用いて、成長温度680
℃で厚さ4500Åのｉ型GaAsバッファ層４を形成する。そ
してこのｉ型GaAsバッファ層４上に、成長温度200℃で
厚さ500Åのｉ型GaAs高絶縁性バッファ層６を形成す
る。またこのｉ型GaAs高絶縁性バッファ層６上に、再び
成長温度680℃で、厚さ800Åのｉ型GaAsバッファ層８と
厚さ200Åのｉ型GaAs層10とを、同一条件で連続的に形
成する。
更にｉ型GaAs層10上には、Si（シリコン）を1.5×10
18cm-3ドープした厚さ500Åのｎ型Al0.3Ga0.7As電子供
給層12及びｎ型GaAsキャップ層14を順に積層る。こうし
てｉ型GaAs層10、ｎ型Al0.3Ga0.7As電子供給層12及びｎ
型GaAsキャップ層14からなる能動層16を形成する。
次いで、半導体中で不活性なイオンとして例えば酸素
イオンを注入することにより、ｉ型GaAsバッファ層８に
まで達する不活性化領域18を形成し、能動層16を分離す
る。そして不活性化領域18によって分離された素子領域
のｎ型GaAsキャップ層14上に、例えばAuGe/Auの蒸着及
びアロイによってオーミックなソース・ドレイン電極20
a、20bを形成し、またゲートリセスの後、ｎ型Al0.3Ga
0.7As電子供給層12の上に、例えばAlの蒸着によってゲ
ート電極22a、22bを形成する。
次いで、図示しないが、層間絶縁層を形成し、更に配
線層を形成して、HEMT素子24a、24bを完成させる。
ところで、第１図（ｂ）に示されるように、ｉ型GaAs
バッファ層４から能動層16に至る各層が成長温度680℃
で形成されているのに対して、ｉ型GaAs高絶縁性バッフ
ァ層６だけが、成長温度200℃と、欠陥が多く導入され
始める限界温度350℃よりより低い温度、より望ましく
は300℃以下の温度で形成されている。このため第１図
（ｃ）に示されるように、温度680℃で成長された通常
のｉ型GaAsバッファ層４、８等におけるGaとAsとの組成
比が50:50であるのに対して、ｉ型GaAs高絶縁性バッフ
ァ層６におけるGaとAsとの組成比が49.5:50.5であり、A
sの組成比がGaの組成比よりも約１％多い。従ってｉ型G
aAs高絶縁性バッファ層６中には、第１図（ｄ）に示さ
れるように、AsのGaサイトへの置換など多くの欠陥が導
入され、高電界に強くかつ高抵抗特性を示す。
次に、第２図に、素子分離距離が２μｍの隣接するHE
MT素子24bのソース・ドレイン電極20bにサイドゲート電
圧VSG＝−5Vを印加し、HEMT素子24aのソース・ドレイン
電極20b間にドレイン電圧VD＝1Vを印加したときのドレ
イン電流IDの経時変化を示す。
第２図（ａ）のグラフから明らかなように、温度300K
においては、ドレイン電流IDはサイドゲート電圧VSGの
印加によって変動せず、矢印で示したサイドゲート電圧
印加前のドレイン電流値を保持している。
また、第２図（ｂ）のグラフから明らかなように、温
度85Kにおいても、ドレイン電流IDはサイドゲート電圧V
SGの印加によっては殆ど変動せず、矢印で示したサイド
ゲート電圧印加前のドレイン電流値をほぼ保持してい
る。第13図（ｂ）に示した従来例と比較すると、その差
は明らかである。
このように、室温においてのみならず、デバイス性能
を著しく向上させることができる０℃以下の低温におい
ても、ドレイン電流IDの経時劣化は殆どなく、サイドゲ
ート効果の発生は防止されている。
このように第１の実施例によれば、半絶縁性GaAs基板
２上に、欠陥が多く導入され始める限界温度350℃より
高い成長温度680℃で高品質の厚さ4500Åのｉ型GaAsバ
ッファ層４及び厚さ800Åのｉ型GaAsバッファ層８を形
成することにより、バッファ層全体で5000Å以上の厚さ
を確保し、素子性能の低下を防止している。
また、ｉ型GaAsバッファ層４、８の間に、限界温度35
0℃より低い成長温度200℃で高い電界に強くかつ高抵抗
特性を有する高絶縁性ｉ型GaAsバッファ層６を形成し、
その厚さを500Åと薄くすることにより、素子性能の低
下を防止すること共に、０℃以下の低温でのサイドゲー
ト効果の発生を抑制することができる。
更にまた、高絶縁性ｉ型GaAsバッファ層６が能動層16
の近傍に設けられているため、能動層16を分離する不活
性化領域18による素子分離の効果を向上させることがで
き、隣接するHEMT素子24a、24b間に流れるリーク電流を
減少させて、室温、低温のいずれにおいても、サイドゲ
ート効果の発生抑制することができる。
なお、上記第１の実施例においては、高品質のｉ型Ga
Asバック層４、８は68℃で成長しているが、この成長温
度は欠陥が多く導入され始める限界温度350℃より高け
ればよい。しかし、少なくとも400℃以上が望ましい。
また、ｉ型GaAsバッファ層４、高絶縁性ｉ型GaAsバッ
ファ層６及びｉ型GaAsバッファ層８からなるバッファ層
全体の厚さはで5800Åであるが、この全体厚さは4000Å
以上は必要であり、6000Å以上が望ましい。
また、不活性化領域18による素子分離の効果を上げる
ため、また後に述べるが、溝によって素子分離を行なう
場合にその段差をできるだけ小さくするため、能動層16
の移動度が低下しない範囲で型GaAsバッファ層８の厚さ
は薄いことが望ましい。
次に、本発明の第２の実施例によるHEMTを、第３図を
用いて説明する。
なお、上記第１図に示したHEMTと同一の構成要素には
同一符号を付して説明を省略する。
第３図（ａ）において、半絶縁性GaAs基板２とｉ型Ga
Asバッファ層４との間に、MBE法を用いて、成長温度200
℃で、厚さ500Åのｉ型GaAs高絶縁性バッファ層26を形
成する。
次いで、ｉ型GaAsバッファ層４上に、ｉ型GaAs高絶縁
性バッファ層６、ｉ型GaAsバッファ層８並びにｉ型GaAs
層10、ｎ型Al0.3Ga0.7As電子供給層12及びｎ型GaAsキャ
ップ層14からなる能動層16を形成する。そして酸素イオ
ンの注入により、ｉ型GaAs高絶縁性バッファ層６を突き
抜けてｉ型GaAsバッファ層４にまで達する不活性化領域
28を形成し、能動層16を分離する。
次いで、AuGe/Auからなるソース・ドレイン電極20a、
20b及びAlからなるゲート電極22a、22bを形成し、更に
層間絶縁層及び配線層（図示せず）を形成して、HEMT素
子24a、24bを完成させる。
ところで、第３図（ｂ）、（ｃ）、（ｄ）に示される
ように、ｉ型GaAs高絶縁性バッファ層26も、ｉ型GaAs高
絶縁性バッファ層６と同様に成長温度200℃で形成され
ているため、Asの組成比がGaの組成比よりも約１％多
く、AsのGaサイトへの置換など多くの欠陥が導入され、
高電界に強くかつ高抵抗特性を示す。
そして通常、半絶縁性GaAs基板２とｉ型GaAsバッファ
層４との界面付近には、Ｃ（炭素）等の原子が導入され
易く、ｐ型層となる傾向が強いが、そのｐ型層がｉ型Ga
As高絶縁性バッファ層26により絶縁化され、隣接するHE
MT素子24a、24b間に流れるリーク電流を減少させること
ができる。
このように第２の実施例によれば、半絶縁性GaAs基板
２とｉ型GaAsバッファ層４との間に、欠陥が多く導入さ
れ始める限界温度より低い成長温度200℃において、高
電界に強くかつ高抵抗特性を有するｉ型GaAs高絶縁性バ
ッファ層26を形成することにより、隣接するHEMT素子24
a、24b間に流れるリーク電流を、上記第１の実施例の場
合よりも更に１桁程度減少させ、サイドゲート効果の発
生を更に抑制することができる。
また、能動層16を分離する不活性化領域28が、ｉ型Ga
As高絶縁性バッファ層６にまで達していることにより、
第１の実施例の場合よりも更に素子分離の効果を向上さ
せ、サイドゲート効果の抑制を向上させることができ
る。
次に、本発明の第３の実施例によるHEMTを、第４図を
用いて説明する。
なお、上記第１図に示したHEMTと同一の構成要素には
同一符号を付して説明を省略する。
第４図（ａ）において、半絶縁性GaAs基板２上に、成
長温度380℃で、厚さ4500Åのｉ型GaAsバッファ層５を
形成する。そしてこのｉ型GaAsバッファ層５上に、ｉ型
GaAs高絶縁性バッファ層６、ｉ型GaAsバッファ層８並び
にｉ型GaAs層10、ｎ型Al0.3Ga0.7As電子供給層12及びｎ
型GaAsキャップ層14からなる能動層16を形成する。
次いで、化学エッチングにより、ｉ型GaAsバッファ層
６にまで達する溝30を形成し、能動層16を分離する。そ
してこの溝30によって分離された素子領域に、AuGe/Au
からなるソース・、ドレイン電極20a、20b及びAlからな
るゲート電極22a、22bを形成し、更に層間絶縁層及び配
線層（図示せず）を形成して、HEMT素子24a、24bを完成
させる。
このように第３の実施例によれば、半絶縁性GaAs基板
２上のｉ型GaAsバッファ層５は、第４図（ｂ）に示され
るように、成長温度380℃という680℃と200℃の中間温
度でかつ欠陥が多く導入され始める限界温度350℃より
は高い成長温度で形成されるため、第４図（ｃ）、
（ｄ）に示されるように、上記第１の実施例におけるｉ
型GaAsバッファ層４と同等の高品質を得ることができ
る。
そしてこのｉ型GaAsバッファ層５の成長温度が380℃
であり、続いて形成するｉ型GaAs高絶縁性バッファ層６
の成長温度200℃との温度差が小さいために、成長装置
のウェーハを固定するホルダの温度変化に要する時間が
短縮され、上記第１の実施例よりもスループットを向上
させることができる。
また、能動層16を分離する溝30が、素子分離領域にお
いてｉ型GaAs高絶縁性バッファ層６を完全に除去してい
るため、このｉ型GaAs高絶縁性バッファ層６に注入され
トラップされるキャリアを減少させると共に、このｉ型
GaAs高絶縁性バッファ層６には電界が縦に加えられるこ
とになり、第１の実施例の場合よりも更に素子分離の効
果を向上させ、特に０℃以下の低温におけるサイドゲー
ト効果の抑制を向上させることができる。溝30はｉ型Ga
As高絶縁性バッファ層６に達していれば効果はあるが、
第３の実施例のようにｉ型GaAs高絶縁性バッファ層６を
完全に除去した方が効果は大きい。
なお、上記第３の実施例において、ｉ型GaAsバッファ
層５の成長度は欠陥が多く導入され始める限界温度350
℃からマージンを見込んで380℃としたが、高品質が保
持できる範囲内においてできるがけ限界温度350℃に近
い温度が望ましい。
次に、本発明の第４の実施例によるHEMTを、第５図を
用いて説明する。
なお、上記第３図及び第４図に示したHEMTと同一の構
成要素には同一符号を付して説明を省略する。
第５図（ａ）において、半絶縁性GaAs基板２上に、ｉ
型GaAs高絶縁性バッファ層26、ｉ型GaAsバッファ層５、
ｉ型GaAs高絶縁性バッファ層６、ｉ型GaAsバッファ層８
並びにｉ型GaAs層10、ｎ型Al0.3Ga0.7As電子供給層12及
びｎ型GaAsキャップ層14からなる能動層16を形成する。
次いで、ｉ型GaAsバッファ層６にまで達する溝30を形
成する。そして露出した溝30底部のｉ型GaAsバッファ層
５表面に、酸素イオンを約100keVの加速電圧で1012cm-2
程度注入して不活性化領域32を形成する。こうして溝30
及び不活性化領域32によって能動層16を分離する。
次いで、AuGe/Auからなるソース・ドレイン電極20a、
20b及びAlからなるゲート電極22a、22bを形成し、更に
層間絶縁層及び配線層（図示せず）を形成して、HEMT素
子24a、24bを完成させる。
このように第４の実施例によれば、素子分離領域にお
いて、能動層16を分離する溝30がｉ型GaAs高絶縁性バッ
ファ層６を完全に除去すると共に、溝30底部のｉ型GaAs
バッファ層５表面に不活性化領域32が形成されているこ
とにより、溝30底部のｉ型GaAsバッファ層５表面を流れ
るリーク電流を減少させることができるため、上記第３
の実施例のように溝30だけ成形されている場合よりも更
に素子分離の効果を向上させてほぼ完全な素子分離を実
現することができる。例えば上記第１の実施例の不活性
化領域18による素子分離の場合と比べると、リーク電流
を約１桁減少させることができた。このようにしてサイ
ドゲート効果の抑制を向上させることができる。
また、ｉ型GaAs高絶縁性バッファ層26の成長温度200
℃と続いて形成するｉ型GaAs層５の成長温度380℃との
温度差が小さいために、成長装置のウェーハを固定する
ホルダの温度変化に要する時間が短縮され、上記第２の
実施例よりもスループットを向上させることができる。
次に、本発明の第５の実施例によるHEMTを、第６図を
用いて説明する。
第６図（ａ）は第５の実施例によるHEMTを示す断面
図、第６図（ｂ）はその平面図である。
なお、上記第１図及び第５図に示したHEMTと同一の構
成要素には同一符号を付して説明を省略する。
第６図において、半絶縁性GaAs基板２上に、ｉ型GaAs
バッファ層４、ｉ型GaAs高絶縁性バッファ層６、ｉ型Ga
Asバッファ層８並びにｉ型GaAs層10、ｎ型Al0.3Ga0.7As
電子供給層12及びｎ型GaAsキャップ層14からなる能動層
16を形成する。
次いで、負の高電圧が印加される素子の形成予定領域
の周囲のみに、化学エッチングによってｉ型GaAsバッフ
ァ層６にまで達する溝30を形成し、能動層16を分離す
る。そして酸素イオンの注入により、露出した溝30内の
ｉ型GaAsバッファ層４表面に不活性化領域32を形成する
と同時に、低電圧が印加される他の素子の素子分離領域
にｉ型GaAsバッファ層８にまで達する不活性化領域18を
形成する。
次いで、溝30及び不活性化領域32並びに不活性化領域
18によって分離された素子領域に、AuGe/Auからなるソ
ース・ドレイン電極20a、20b、20c、20d及びAlからなる
ゲート電極22a、22b、22c、22dを形成し、更に層間絶縁
層及び配線層（図示せず）を形成して、HEMT素子24a、2
4b、24c、24dを完成させる。
このように第５の実施例によれば、素子分離領域にお
いて、負の高電圧が印加されるHEMT素子24b周囲を囲ん
で素子分離の効果の極めて大きい溝30及び不活性化領域
32を形成し、低電圧が印加される他のHEMT素子24a、24
c、24d周囲には不活性化領域18を形成することにより、
隣接する素子の電極に負の電圧が印加される場合に発生
するサイドゲート効果をHEMT全体として効果的に抑制す
ることができる。
また、HEMT全体としては、溝30が形成される素子分離
領域を減少させることができるため、溝30形成による非
平坦化や素子分離距離の増大を最小に抑えるこができ
る。
なお、上記第５の実施例において、負の高電圧が印加
されるHEMT素子24b周囲のみが溝30及び不活性化領域32
が形成されているが、このHEMT素子24b周囲を完全に囲
まなくとも、サイドゲート効果を抑制する効果を奏する
ことができる。
また、負の高電圧が印加されるHEMT素子24bではな
く、低電圧が印加される他のHEMT素子24a、24c、24d周
囲に溝30及び不活性化領域32を形成しても、同様の効果
を奏することができる。
更に、サイドゲート効果の発生しやすいHEMT素子24b
周囲と発生しにくいHEMT素子24a、24c、24d周囲とに形
成する素子分離領域として、溝30及び不活性化領域32と
不活性領域18とを組み合わせて配置しているが、これら
以外にも上記第３図に示されるｉ型GaAsバッファ層４に
まで達する不活性化領域28や上記第４図に示されるｉ型
GaAsバッファ層６にまで達する溝30だけ等もあり、これ
らのうちの任意の組合わせであってもよい。
次に、本発明の第６の実施例によるHEMTを、第７図を
用いて説明する。
なお、上記第１図及び第３図に示したHEMTと同一の構
成要素には同一符号を付して説明を省略する。
第７図（ａ）において、半絶縁性GaAs基板２上に、成
長温度680℃でｉ型GaAsバッファ層４を形成した後、成
長温度200℃でｉ型GaAs高絶縁性バッファ層６を形成す
るために、成長装置のウェーハを固定するホルダの温度
を下げるが、４図（ｂ）に示されるように、この降温過
程においても成長を止めることなく、温度変化バッファ
層34を形成する。そして温度変化バッファ層34上に、引
き続き成長温度200℃でｉ型GaAs高絶縁性バッファ層６
を形成した後、成長温度680℃でｉ型GaAsバッファ層８
を形成するための昇温過程においても、同様にして温度
変化バッファ層36を形成する。
次いで、この温度変化バッファ層36上に、ｉ型GaAsバ
ッファ層８並びにｉ型GaAs層10、ｎ型Al0.3Ga0.7As電子
供給層12及びｎ型GaAsキャップ層14からなる能動層16を
形成する。そして酸素イオンの注入により、ｉ型GaAsバ
ッファ層４にまで達する不活性化領域28を形成し、能動
層16を分離する。
次いで、不活性化領域28によって分離された素子領域
に、AuGe/Auからなるソース・ドレイン電極20a、20b及
びAlからなるゲート電極22a、22bを形成し、更に層間絶
縁層及び配線層（図示せず）を形成して、HEMT素子24
a、24bを完成させる。
このように第６の実施例によれば、上記第１の実施例
がｉ型GaAsバッファ層４、ｉ型GaAs高絶縁性バッファ層
６、ｉ型GaAsバッファ層８を順に形成する際、各層の成
長の間では一旦成長を止め、それぞれの成長温度に変化
させた後ひ再び成長を始めているのに対して、この温度
変化の過程においても成長を継続して、温度変化バッフ
ァ層34、36を形成することにより、上記第１の実施例よ
りもスループットを向上させることができる。
なお、温度変化バッファ層34、36において、第７図
（ｂ）〜（ｄ）に示されるように、欠陥が多く導入され
始める限界温度350℃より高い温度ににおける部分は、
ｉ型GaAsバッファ層４、８と同じ高品質の膜質となり、
限界温度350℃より低い温度における部分は、ｉ型GaAs
高絶縁性バッファ層６と同じ高電界に強くかつ高抵抗特
性の膜質となる。
次に、本発明の第７の実施例によるHEMTを、第８図を
用いて説明する。
なお、上記第３図及び第７図に示したHEMTと同一の構
成要素には同一符号を付して説明を省略する。
第８図（ａ）において、半絶縁性GaAs基板２上に、成
長温度200℃で、厚さ500Åのｉ型GaAs高絶縁性バッファ
層26を形成した後、第８図（ｂ）に示されるように、68
0℃への昇温過程においても成長を止めることなく、温
度変化バッファ層38を形成する。そしてこの温度変化バ
ッファ層38上に、引き続き成長温度680℃でｉ型GaAsバ
ッファ層４を形成する。
次いで、上記第６の実施例と同様にして、温度変化バ
ッファ層34、ｉ型GaAs高絶縁性バッファ層６、温度変化
バッファ層36、ｉ型GaAsバッファ層８並びにｉ型GaAs層
10、ｎ型Al0.3Ga0.7As電子供給層12及びｎ型GaAsキャッ
プ層14からなる能動層16を形成する。そして酸素イオン
の注入により、不活性化領域28を形成し、能動層16を分
離する。
次いで、不活性化領域28によって分離された素子領域
に、AnGe/Auからなるソース・ドレイン電極20a、20b及
びAlからなるゲート電極22a、22bを形成し、更に層間絶
縁層及び配線層（図示せず）を形成して、HEMT素子24
a、24bを完成させる。
このように第７の実施例によれば、上記第２の実施例
がｉ型GaAs高絶縁性バッファ層26、ｉ型GaAsバッファ層
４、ｉ型GaAs高絶縁性バッファ層６、ｉ型GaAsバッファ
層８を順に形成する際、各層の成長の間では一旦成長を
止め、それぞれの成長温度に変化させた後に再び成長を
始めているのに対して、この温度変化の過程においても
成長を継続して、温度変化バッファ層38、34、36を形成
することにより、上記第２の実施例よりもスループット
を向上させることができる。
なお、温度変化バッファ層38において、第８図（ｂ）
〜（ｄ）に示されるように、限界温度350℃より高い温
度における部分は、ｉ型GaAsバッファ層４と同じ高品質
の膜質となり、低い温度における部分は、ｉ型GaAs高絶
縁性バッファ層26と同じ高電界に強くかつ高抵抗特性の
膜質となる。
次に、本発明の第８の実施例によるHEMTを、第９図を
用いて説明する。
なお、上記第４図及び第７図に示したHEMT同一の構成
要素には同一符号を付して説明を省略する。
第９図において、半絶縁性GaAs基板２上に、成長温度
380℃でｉ型GaAsバッファ層５を形成した後、第９図
（ｂ）に示されるように、200℃へと降温過程において
も成長止めることなく、温度変化バッファ層40を形成す
る。そしてこの温度変化バッファ層40上に、引き続き成
長温度200℃においてｉ型GaAs高絶縁性バッファ層６を
形成する。
次いで、上記第７の実施例と同様にして、温度変化バ
ッファ層36、ｉ型GaAsバッファ層８並びにｉ型GaAs層1
0、ｎ型Al0.3Ga0.7As電子供給層12及びｎ型GaAsキャッ
プ層14からなる能動層16を形成する。そして酸素イオン
の注入により、不活性化領域28を形成し、能動層16を分
離する。
次いで、不活性化領域28によって分離された素子領域
に、AuGe/Auからなるソース・ドレイン電極20a、20b及
びAlからなるゲート電極22a、22bを形成し、更に層間絶
縁層及び配線層（図示せず）を形成して、HEMT素子24
a、24bを完成させる。
このように第８の実施例によれば、ｉ型GaAsバッファ
層５の成長温度が380℃で、ｉ型GaAs高絶縁性バッファ
層６の成長温度が200℃とその差が小さく、従ってこれ
らの間に成長させる温度変化バッファ層40の成長温度の
変化の範囲も小さくなるため、上記第３の実施例の場合
よりも更にスループットを向上させることができる。
なお、温度変化バッファ層40において、第９図（ｂ）
〜（ｄ）に示されるように、限界温度350℃より高い温
度における部分はｉ型GaAsバッファ層５と同じ高品質の
膜質となり、低い温度における部分はｉ型GaAs高絶縁性
バッファ層６と同じ高電界に強くかつ高抵抗特性の膜質
となる。
次に、本発明の第９の実施例によるHEMTを、第10図を
用いて説明する。
なお、上記第５図及び第９図に示したHEMTと同一の構
成要素には同一符号を付して説明を省略する。
第10図（ａ）において、半絶縁性GaAs基板２上に、成
長温度200℃でｉ型GaAs高絶縁性バッファ層26を形成し
た後、第10図（ｂ）に示されるように、380℃への昇温
過程においても成長を止めることなく、温度変化バッフ
ァ層42を形成する。そしてこの温度変化バッファ層42上
に、引き続き成長温度380℃でｉ型GaAsバッファ層５を
形成する。
次いで、上記第８の実施例と同様にして、温度変化バ
ッファ層40、ｉ型GaAsバッファ層８並びにｉ型GaAs層1
0、ｎ型Al0.3Ga0.7As電子供給層12及びｎ型GaAsキャッ
プ層14からなる能動層16を形成する。そして酸素イオン
の注入により、不活性化領域28を形成し、能動層16を分
離する。
次いで、不活性化領域28によって分離された素子領域
に、AuGe/Auからなるソース・ドレイン電極20a、20b及
びAlからなるゲート電極22a、22bを形成し、更に層間絶
縁層及び配線層（図示せず）を形成して、HEMT素子24
a、24bを完成させる。
このように第９の実施例によれば、ｉ型GaAs高絶縁性
バッファ層26の成長温度が200℃であり、ｉ型GaAsバッ
ファ層５の成長温度が380℃とその温度差が小さく、従
ってこれらの間に成長させる温度変化バッファ層42の成
長温度の変化の範囲も小さくなるため、上記第４の実施
例の場合よりもスループットを向上させることができ
る。
なお、温度変化バッファ層42において、第10図（ｂ）
〜（ｄ）に示されるように、限界温度350℃より高い温
度における部分は、ｉ型GaAsバッファ層５と同じ高品質
の膜質となり、低い温度における部分は、ｉ型GaAs高絶
縁性バッファ層26と同じ高電界に強くかつ高抵抗特性の
膜質となる。
また、上記第１乃至第９の実施例においては、バッフ
ァ層にGaAsを用いたHEMTの場合について述べたが、これ
に限定されず、例えばAlGaAs、InGaAs、InAlAs等と他の
材料を用いたHEMTであってもよいし、HEMT以外のMESFE
T、HBT等の他の化合物半導体装置であってもよい。
［発明の効果］ 以上のように本発明によれば、III−Ｖ族化合物半導
体基板上に、高品質の第１のバッファ層と高絶縁性の第
２のバッファ層とを積層することにより、第１のバッフ
ァ層によってバッファ層全体の厚さが確保され、厚さを
薄くした高絶縁性の第２のバッファ層が能動層の近傍に
設けられているため、この能動層に形成する素子分離領
域と合わせて、隣接する素子間に流れるリーク電流を減
少させ、室温、低温のいずれにおいても、サイドゲート
効果の発生を抑制することができる。
更に、III−Ｖ族化合物半導体基板と第１のバッファ
層との間に高絶縁性の第４のバッファ層が形成されるこ
とにより、サイドゲート効果の発生を抑制する効果を更
に大きくすることができる。
また、素子分離領域として、能動層に不活性イオンを
注入した不活性化領域や溝や溝底部に不活性化領域を形
成することによって素子分離領域を形成することができ
る。このとき、高絶縁性の第２のバッファ層が能動層の
近傍に設けられているため、高絶縁性の第２のバッファ
層又は第１のバッファ層にまで達するように素子分離領
域を形成することが容易にでき、サイドゲート効果の発
生を抑制する効果を更に大きくすることができる。
また、第１のバッファ層又は第１及び第３のバッファ
層を、欠陥が多く導入され始める限界温度より高い成長
温度で形成し、高絶縁性の第２のバッファ層又は第２及
び第４のバッファ層をその限界温度より低い成長温度で
形成する際に、第１のバッファ層を形成する成長温度を
限界温度の近くまで低くすることにより、成長温度の変
化を小さくすることができ、スループットを向上させる
ことができる。
更にまた、限界温度より高い成長温度と限界温度より
低い成長温度との間で成長温度が変化している際にもバ
ッファ層の成長を止めずに連続して成長させることによ
り、スループットを向上させることができる。
これにより、室温、低温を問わずサイドゲート効果の
発生を防止して、高密度化及び高集積化を実現すると共
に、製造におけるスループットを向上させることができ
る。
【図面の簡単な説明】
第１図は本発明の第１の実施例によるHEMTを示す図、 第２図は第１図のHEMTの特性を示すグラフ、 第３図乃至第10図はそれぞれ本発明の第２乃至第９の実
施例によるHEMTを示す図、 第11図は従来のHEMTを示す図、 第12図及び第13図はそれぞれ第11図のHEMTの特性を示す
グラフである。 図において、 ２……半絶縁GaAs基板、 ４、５、８、46……ｉ型GaAsバッファ層、 ６、26、44……ｉ型GaAs高絶縁性バッファ層、 10……ｉ型GaAs層10、 12……ｎ型Al0.3Ga0.7As電子供給層、 14……ｎ型GaAsキャップ層、 16……能動層、 18、28、32……不活性化領域、 20a、20b……ソース・ドレイン電極、 22a、22b……ゲート電極、 24a、24b……HEMT素子、 30……溝、 34、36、38、40、42……温度変化バッファ層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 五十嵐 武司 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭63−152114（ＪＰ，Ａ) 特開 昭61−274369（ＪＰ，Ａ) 特開 昭63−136577（ＪＰ，Ａ) 特開 昭63−12724（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/337 - 21/338 H01L 27/095 H01L 27/098 H01L 29/775 - 29/778 H01L 29/80 - 29/812 H01L 21/205

Claims (16)

    (57)【特許請求の範囲】
  1. 【請求項１】III−Ｖ族化合物半導体基板上に形成され
    たIII−Ｖ族化合物半導体からなる第１のバッファ層
    と、 前記第１のバッファ層上に形成され、III−Ｖ族化合物
    半導体からなり、Ｖ族の組成比がIII族の組成比よりも
    高い第２のバッファ層と、 前記第２のバッファ層上に形成された能動層と、 前記能動層に形成される素子を電気的に分離する素子分
    離領域と を有することを特徴とする半導体装置。
  2. 【請求項２】請求項１記載の装置において、前記第２の
    バッファ層と前記能動層との間に、第３バッファ層が形
    成されていることを特徴とする半導体装置。
  3. 【請求項３】請求項１又は２記載の装置において、前記
    III−Ｖ族化合物半導体基板と前記第１のバッファ層と
    の間に、III−Ｖ族化合物半導体からなり、Ｖ族の組成
    比がIII族の組成比よりも高い第４のバッファ層が形成
    されていることを特徴とする半導体装置。
  4. 【請求項４】請求項１乃至３のいずれかに記載の装置に
    おいて、前記素子分離領域が、前記能動層への不活性イ
    オンの注入によって形成された不活性化領域を有する第
    １の素子分離領域であることを特徴とする半導体装置。
  5. 【請求項５】請求項４記載の装置において、前記第１の
    素子分離領域の前記不活性化領域が、前記第２のバッフ
    ァ層にまで達していることを特徴とする半導体装置。
  6. 【請求項６】請求項１乃至３のいずれかに記載の装置に
    おいて、前記素子分離領域が、少なくとも前記第２のバ
    ッファ層にまで達している溝が形成されている第２の素
    子分離領域であることを特徴とする半導体装置。
  7. 【請求項７】請求項６記載の装置において、前記第２の
    素子分離領域が、前記溝底部の前記第１又は第２のバッ
    ファ層表面に、不活性イオンの注入によって形成された
    不活性化領域を有していることを特徴とする半導体装
    置。
  8. 【請求項８】請求項４又５記載の前記第１の素子分離領
    域と、請求項６又は７記載の前記第２の素子分離領域と
    を、共に有していることを特徴とする半導体装置。
  9. 【請求項９】請求項１乃至８のいずれかに記載の装置に
    おいて、前記第１のバッファ層及び前記第２のバッファ
    層はGaAs層であり、前記第１のバッファ層の厚さと前記
    第２のバッファ層の厚さの和は4000オングストローム以
    上であることを特徴とする半導体装置。
  10. 【請求項１０】請求項１乃至９のいずれかに記載の装置
    において、前記第１のバッファ層は、前記第２のバッフ
    ァ層よりも厚く形成されていることを特徴とする半導体
    装置。
  11. 【請求項１１】III−Ｖ族化合物半導体基板上に、第１
    の温度でIII−Ｖ族化合物半導体からなる第１のバッフ
    ァ層を形成する工程と、 前記第１のバッファ層上に、前記第１の温度より低く、
    Ｖ族の組成比がIII族の組成比より高くなるような第２
    の温度で、III−Ｖ族化合物半導体からなる第２のバッ
    ファ層を形成する工程と、 前記第２のバッファ層上に能動層を形成する工程と、 前記能動層に設けられる素子を電気的に分離する素子分
    離領域を形成する工程と を有することを特徴とする半導体装置の製造方法。
  12. 【請求項１２】請求項11記載の方法において、前記第２
    のバッファ層を形成する工程と前記能動層を形成する工
    程との間に、前記第２の温度よりも高く、III族の組成
    比とＶ族の組成比がほぼ等しくなるような成長温度でII
    I−Ｖ族化合物半導体からなる第３のバッファ層を形成
    する工程を有していることを特徴とする半導体装置の製
    造方法。
  13. 【請求項１３】請求項11又は12記載の方法において、前
    記第１のバッファ層を形成する工程の前に、前記III−
    Ｖ族化合物半導体基板上に、前記第２の温度でIII−Ｖ
    族化合物半導体からなる第４のバッファ層を形成する工
    程を有していることを特徴とする半導体装置の製造方
    法。
  14. 【請求項１４】請求項11乃至13のいずれかに記載の方法
    において、前記第１のバッファ層を形成する成長温度
    が、前記能動層を形成する成長温度より低いことを特徴
    とする半導体糖装置の製造方法。
  15. 【請求項１５】請求項11乃至14のいずれかに記載の方法
    において、前記第１の温度と前記第２の温度との間で温
    度が変化している際にもバッファ層の成長を行ない、温
    度変化バッファ層を形成することを特徴とする半導体装
    置の製造方法。
  16. 【請求項１６】請求項11乃至15のいずれかに記載の方法
    において、前記第１のバッファ層及び前記第２のバッフ
    ァ層はGaAsからなり、前記第１の温度は350℃より高
    く、前記第２の温度は350℃より低いことを特徴とする
    半導体装置の製造方法。
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