JPH0243742A - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
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- JPH0243742A JPH0243742A JP19351788A JP19351788A JPH0243742A JP H0243742 A JPH0243742 A JP H0243742A JP 19351788 A JP19351788 A JP 19351788A JP 19351788 A JP19351788 A JP 19351788A JP H0243742 A JPH0243742 A JP H0243742A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 53
- 150000001875 compounds Chemical class 0.000 title claims abstract description 30
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000010410 layer Substances 0.000 claims abstract description 106
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 238000000034 method Methods 0.000 claims abstract description 24
- 239000001301 oxygen Substances 0.000 claims abstract description 24
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 24
- 239000011229 interlayer Substances 0.000 claims abstract description 18
- -1 oxygen ions Chemical class 0.000 claims abstract description 15
- 238000000926 separation method Methods 0.000 claims description 16
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 28
- 238000002955 isolation Methods 0.000 abstract description 21
- 230000010354 integration Effects 0.000 abstract description 7
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 abstract description 3
- 230000006978 adaptation Effects 0.000 abstract 1
- 238000005468 ion implantation Methods 0.000 description 14
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 7
- 230000005533 two-dimensional electron gas Effects 0.000 description 5
- 230000001133 acceleration Effects 0.000 description 4
- 238000005275 alloying Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 238000007790 scraping Methods 0.000 description 1
Landscapes
- Element Separation (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
例えば選択ドーピング技術を利用することで生成される
二次元電子ガス層をチャネルとする化合物半導体装置を
製造する方法の改良に関し、横方向は勿論のこと、縦方
向に於いても基板と能動領域との電気的分離を行って、
高集積化の実現に寄与することを目的とし、 半絶縁性化合物半導体基板にそのまま、或いは、化合物
半導体層をエピタキシャル成長させてから、酸素イオン
を注入して全面に高抵抗の層間分離層を形成する工程と
、次いで、核層間分離層上に能動層など必要な化合物半
導体層を成長させる工程とを含んでなるよう構成する。
二次元電子ガス層をチャネルとする化合物半導体装置を
製造する方法の改良に関し、横方向は勿論のこと、縦方
向に於いても基板と能動領域との電気的分離を行って、
高集積化の実現に寄与することを目的とし、 半絶縁性化合物半導体基板にそのまま、或いは、化合物
半導体層をエピタキシャル成長させてから、酸素イオン
を注入して全面に高抵抗の層間分離層を形成する工程と
、次いで、核層間分離層上に能動層など必要な化合物半
導体層を成長させる工程とを含んでなるよう構成する。
本発明は、例えば選択ドーピング技術を利用することで
生成される二次元電子ガス層をチャネルとする化合物半
導体装置を製造する方法の改良に関する。
生成される二次元電子ガス層をチャネルとする化合物半
導体装置を製造する方法の改良に関する。
半導体装置の動作速度を向上する為、ＧａＡｓ系など化
合物半導体の実用化が進められ、また、不純物ドーピン
グ領域とキャリヤ移動領域とを空間的に分離する、所謂
、選択ドーピング技術を適用し、生成される二次元状態
の電子をキャリヤとする高電子移動度電界効果トランジ
スタ（ｈ ｉ ｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉ
ｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）などの
半導体装置が開発されている。
合物半導体の実用化が進められ、また、不純物ドーピン
グ領域とキャリヤ移動領域とを空間的に分離する、所謂
、選択ドーピング技術を適用し、生成される二次元状態
の電子をキャリヤとする高電子移動度電界効果トランジ
スタ（ｈ ｉ ｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉ
ｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）などの
半導体装置が開発されている。
このような半導体装置も、高集積化されるに及んで、近
接する半導体装置間の電気的干渉が発生し、相互の半導
体装置が動作不良となってしまうことが問題になりつつ
ある。
接する半導体装置間の電気的干渉が発生し、相互の半導
体装置が動作不良となってしまうことが問題になりつつ
ある。
前記種類の半導体装置を製造する従来の方法に於いては
、近接する半導体装置間を分離する手段として、 （１）半導体装置間をエツチングして削り落とし、空隙
を形成する（リセス法） （２）半導体装置間にイオン注入法で酸素を打ち込み、
高抵抗領域を形成する（酸素注入法）などが行われてい
る。
、近接する半導体装置間を分離する手段として、 （１）半導体装置間をエツチングして削り落とし、空隙
を形成する（リセス法） （２）半導体装置間にイオン注入法で酸素を打ち込み、
高抵抗領域を形成する（酸素注入法）などが行われてい
る。
（１）のリセス法に依った場合、半導体装置間の電極・
配線を形成するのに空隙を通過する必要があることから
製造上の困難性がある。然しなから、（２）の酸素注入
法は高集積化に有効であるところから現在多用されてい
る。
配線を形成するのに空隙を通過する必要があることから
製造上の困難性がある。然しなから、（２）の酸素注入
法は高集積化に有効であるところから現在多用されてい
る。
従来の技術では、前記したように、半導体装置間の電気
的分離には主として横方向について考慮されていて、基
板と素子間、即ち、縦方向については充分な対策は施さ
れていない。
的分離には主として横方向について考慮されていて、基
板と素子間、即ち、縦方向については充分な対策は施さ
れていない。
然しなから、近年、基板として多用されている例えば半
絶縁性ＧａＡｓ基板やノン・ドープＧａＡｓバッファ層
も近接する半導体装置間の電気的な干渉の原因になるこ
とが判ってきた。
絶縁性ＧａＡｓ基板やノン・ドープＧａＡｓバッファ層
も近接する半導体装置間の電気的な干渉の原因になるこ
とが判ってきた。
現在、例えば、半絶縁性ＧａＡｓ基板としては、ノン・
ドープの状態にＣｒ−〇をドーピングして抵抗率を１０
７ 〔Ω・ω〕以上とされているに過ぎず、また、バッ
ファ層としてＡ／ＧａＡｓ層を使用する試みもなされて
はいるが、高集積化する場合の電気的分離手段としては
不充分である。
ドープの状態にＣｒ−〇をドーピングして抵抗率を１０
７ 〔Ω・ω〕以上とされているに過ぎず、また、バッ
ファ層としてＡ／ＧａＡｓ層を使用する試みもなされて
はいるが、高集積化する場合の電気的分離手段としては
不充分である。
本発明は、横方向は勿論のこと、縦方向に於いても基板
と能動領域との電気的分離を行って、高集積化の実現に
寄与しようとする。
と能動領域との電気的分離を行って、高集積化の実現に
寄与しようとする。
第１図は本発明の詳細な説明する為の半導体装ｉ （Ｈ
ＥＭＴ）の要部切断側面図を表している。
ＥＭＴ）の要部切断側面図を表している。
図に於いて、■は半絶縁性ＧａＡｓ基板、２は酸素を注
入して形成したＧａＡｓＪｉ間分離層、３はノン・ドー
プＧａＡｓ能動層、４はＳｉをドーピングしたＡｌＧａ
Ａｓ電子供給層、５はＳｔをドーピングしたＧａＡｓコ
ンタクト層、６は二次元電子ガス層、７は酸素を注入し
て形成した素子間分離層、Ｓ３＋並びに８，２はソース
電極、８Ｇ＋並びに８Ｇ□はゲート電極、８０１並びに
８，２はドレイン電極、１０は合金化領域をそれぞれ示
している。
入して形成したＧａＡｓＪｉ間分離層、３はノン・ドー
プＧａＡｓ能動層、４はＳｉをドーピングしたＡｌＧａ
Ａｓ電子供給層、５はＳｔをドーピングしたＧａＡｓコ
ンタクト層、６は二次元電子ガス層、７は酸素を注入し
て形成した素子間分離層、Ｓ３＋並びに８，２はソース
電極、８Ｇ＋並びに８Ｇ□はゲート電極、８０１並びに
８，２はドレイン電極、１０は合金化領域をそれぞれ示
している。
この半導体装置を製造する場合、半絶縁性ＧａＡｓ基板
１或いはその上に成長させたノン・ドープＧａＡｓ層（
図示せず）に酸素を注入して高抵抗化した眉間分離層２
を形成してから能動層３、電子供給層４、コンタクト層
５などを順に成長させるようにし、その後、同じく酸素
を注入して素子間分離層７を形成するようにしている。
１或いはその上に成長させたノン・ドープＧａＡｓ層（
図示せず）に酸素を注入して高抵抗化した眉間分離層２
を形成してから能動層３、電子供給層４、コンタクト層
５などを順に成長させるようにし、その後、同じく酸素
を注入して素子間分離層７を形成するようにしている。
このようにすることで、完成された素子は、それぞれが
高抵抗化された層で囲まれた状態にあるので、それ等に
電気的な干渉が発生することはな（なる。
高抵抗化された層で囲まれた状態にあるので、それ等に
電気的な干渉が発生することはな（なる。
前記したところから、本発明に依る化合物半導体装置の
製造方法では、半絶縁性化合物半導体基板（例えば半絶
縁性ＧａＡｓ基板ｌ）に酸素イオンを注入して全面に高
抵抗の眉間分離層（例えば眉間分離層２）を形成する工
程と、次いで、該層間分離層上に能動層（例えばＧａＡ
ｓ能動層３）など必要な化合物半導体層を成長させる工
程とを含んでなり、或いは、半絶縁性化合物半導体基板
に化合物半導体層（例えばノン・ドープＧａＡｓ層ＩＡ
）をエピタキシャル成長させる工程と、次いで、該化合
物半導体層及び半絶縁性化合物半導体基板に酸素イオン
を注入して全面に高抵抗の層間分離層を形成する工程と
、次いで、該層間分離層上に能動層など必要な化合物半
導体層を成長させる工程とを含んでなる。
製造方法では、半絶縁性化合物半導体基板（例えば半絶
縁性ＧａＡｓ基板ｌ）に酸素イオンを注入して全面に高
抵抗の眉間分離層（例えば眉間分離層２）を形成する工
程と、次いで、該層間分離層上に能動層（例えばＧａＡ
ｓ能動層３）など必要な化合物半導体層を成長させる工
程とを含んでなり、或いは、半絶縁性化合物半導体基板
に化合物半導体層（例えばノン・ドープＧａＡｓ層ＩＡ
）をエピタキシャル成長させる工程と、次いで、該化合
物半導体層及び半絶縁性化合物半導体基板に酸素イオン
を注入して全面に高抵抗の層間分離層を形成する工程と
、次いで、該層間分離層上に能動層など必要な化合物半
導体層を成長させる工程とを含んでなる。
前記手段を採ることに依り、得られる半導体装置に於い
ては、横方向は勿論のこと、縦方向に於いても基板と能
動領域との電気的分離が行われているので、素子間の電
気的干渉は殆どなくなり、高集積化しても性能の劣化は
発生しない。
ては、横方向は勿論のこと、縦方向に於いても基板と能
動領域との電気的分離が行われているので、素子間の電
気的干渉は殆どなくなり、高集積化しても性能の劣化は
発生しない。
第２図乃至第５図は本発明一実施例を解説する為の工程
要所に於けるＨＥＭＴの要部切断側面図を表し、以下、
これ等の図を参照しつつ説明する。
要所に於けるＨＥＭＴの要部切断側面図を表し、以下、
これ等の図を参照しつつ説明する。
尚、第１図に於いて用いた記号と同記号は同部分を示す
か或いは同じ意味を持つものとする。
か或いは同じ意味を持つものとする。
第２図参照
（１１半絶縁性ＧａＡｓ基板１をイオン注入装置に於け
るイオン注入室に配置し、ドーズ量を例えば５ Ｘ １
０ ” （Ｃｍ−”）程度、加速エネルギを例えば５
０ 〔ＫｅＶ）程度として酸素イオンの打ち込みを行い
、深さが約１０００ （人〕程度である層間分離層２
を形成する。
るイオン注入室に配置し、ドーズ量を例えば５ Ｘ １
０ ” （Ｃｍ−”）程度、加速エネルギを例えば５
０ 〔ＫｅＶ）程度として酸素イオンの打ち込みを行い
、深さが約１０００ （人〕程度である層間分離層２
を形成する。
第３図参照
（２）基板１を分子線エピタキシャル成長（ｍｏｌｅｃ
ｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ：ＭＢＥ）装
置に於けるＭＢＥ成長室に配置し、温度を６８０（’Ｃ
）に維持して厚さ例えば０．４〔μｍ〕程度のノン・ド
ープＧａＡｓ能動層３を成長させ、次いで、Ｓｉを例え
ばｌＸ１０１８（、ｌＪ−’）程度ドーピングした厚さ
例えば０．０９〔μｍ〕程度のＡｌＧａＡｓ電子供給層
４を成長させ、引き続き、Ｓｉを例えばｌＸ１０１８（
ａｍ −’ ）程度ドーピングした厚さ例えば０．Ｏｌ
〔μｍ〕程度のＧａＡｓコンタクト層４を成長させる
。尚、このようにして各半導体層を積層すると、能動層
３と電子供給層４との界面に於ける能動層３側には二次
元電子供給層６が生成されることは云うまでもない。
ｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ：ＭＢＥ）装
置に於けるＭＢＥ成長室に配置し、温度を６８０（’Ｃ
）に維持して厚さ例えば０．４〔μｍ〕程度のノン・ド
ープＧａＡｓ能動層３を成長させ、次いで、Ｓｉを例え
ばｌＸ１０１８（、ｌＪ−’）程度ドーピングした厚さ
例えば０．０９〔μｍ〕程度のＡｌＧａＡｓ電子供給層
４を成長させ、引き続き、Ｓｉを例えばｌＸ１０１８（
ａｍ −’ ）程度ドーピングした厚さ例えば０．Ｏｌ
〔μｍ〕程度のＧａＡｓコンタクト層４を成長させる
。尚、このようにして各半導体層を積層すると、能動層
３と電子供給層４との界面に於ける能動層３側には二次
元電子供給層６が生成されることは云うまでもない。
第４図参照
（３）通常のフォト・リングラフィ技術に於けるレジス
ト・プロセスを適用することに依り、素子間分離層形成
予定部分に開口をもつフォト・レジスト・マスクを形成
してから、基板ｌを再びイオン注入装置に於けるイオン
注入室に配置し、ドーズ量を例えばＩ Ｘ １０Ｉ３（
ｃｍ−”）程度、加速エネルギを例えば１５０（ＫｅＶ
）程度として選択的に酸素イオンの打ち込みを行い、層
間分離層２に到達する素子間分離層７を形成する。
ト・プロセスを適用することに依り、素子間分離層形成
予定部分に開口をもつフォト・レジスト・マスクを形成
してから、基板ｌを再びイオン注入装置に於けるイオン
注入室に配置し、ドーズ量を例えばＩ Ｘ １０Ｉ３（
ｃｍ−”）程度、加速エネルギを例えば１５０（ＫｅＶ
）程度として選択的に酸素イオンの打ち込みを行い、層
間分離層２に到達する素子間分離層７を形成する。
第５図参照
（４１ｉｊｌ常の技術を適用することに依り、ゲート領
域に於けるリセス形成、ソース電橿８，１並びに８．２
、ドレイン電橋８，１並びに８１）２などの形成、それ
等と二次元電子ガス層６とのオーミック・コンタクトを
採る為の合金化処理などを行い、その後、ゲート電極８
Ｇ＋並びに８Ｇｔを形成して完成する。尚、記号１０
は前記合金化処理で生成された合金化領域を指示してい
ることば前記した通りである。
域に於けるリセス形成、ソース電橿８，１並びに８．２
、ドレイン電橋８，１並びに８１）２などの形成、それ
等と二次元電子ガス層６とのオーミック・コンタクトを
採る為の合金化処理などを行い、その後、ゲート電極８
Ｇ＋並びに８Ｇｔを形成して完成する。尚、記号１０
は前記合金化処理で生成された合金化領域を指示してい
ることば前記した通りである。
第６図乃至第１０図は本発明に於ける他の実施例を解説
する為の工程要所に於けるＨＥＭＴの要部切断側面図を
表し、以下、これ等の図を参照しつつ説明する。尚、第
１図乃至第５図に於いて用いた記号と同記号は同部分を
示すか或いは同じ意味を持つものとする。
する為の工程要所に於けるＨＥＭＴの要部切断側面図を
表し、以下、これ等の図を参照しつつ説明する。尚、第
１図乃至第５図に於いて用いた記号と同記号は同部分を
示すか或いは同じ意味を持つものとする。
第６図参照
（１１面指数が（１００）である半絶縁性ＧａＡｓ基板
ｌをＭＢＥ装置に於ける成長室に配置し、温度を６８０
（’Ｃ）に維持して厚さ例えば０゜１ 〔μｍ〕程度の
ノン・ドープＧａＡｓ層ＩＡを成長させる。
ｌをＭＢＥ装置に於ける成長室に配置し、温度を６８０
（’Ｃ）に維持して厚さ例えば０゜１ 〔μｍ〕程度の
ノン・ドープＧａＡｓ層ＩＡを成長させる。
第７図参照
（２）基板１を大気に曝すことなく、イオン注入装置に
於けるイオン注入室に配置し、ドーズ量を例えばＩ Ｘ
１０” （ｃｍ−２３程度、加速エネルギを例えば
５０（ＫｅＶ）程度として全面に酸素イオンの打ち込み
を行い、厚さが約０．２〔μｍ〕程度である眉間分離Ｎ
２を形成する。従って、層間分離層２はノン・ドープＧ
ａＡｓ層ＩＡ及び基板１の界面を越えて基Ｆｉｌ側に入
り込んで形成される。
於けるイオン注入室に配置し、ドーズ量を例えばＩ Ｘ
１０” （ｃｍ−２３程度、加速エネルギを例えば
５０（ＫｅＶ）程度として全面に酸素イオンの打ち込み
を行い、厚さが約０．２〔μｍ〕程度である眉間分離Ｎ
２を形成する。従って、層間分離層２はノン・ドープＧ
ａＡｓ層ＩＡ及び基板１の界面を越えて基Ｆｉｌ側に入
り込んで形成される。
第８図参照
（３）基板１を大気に曝すことなく再びＭＢＥ装置に於
ける成長室に配置し、温度を６８０（’Ｃ）に維持して
厚さ例えば０．４ 〔μｍ〕程度のノン・ドープＧａＡ
ｓ能動層３を成長させ、次いで、Ｓｉを例えばＩ Ｘ
１０１０（Ｃｍ−’）程度ドーピングした厚さ例えば０
．０９（μｍ〕程度のＡｌＧａＡｓ電子供給層４を成長
させ、引き続き、Ｓｉを例えばＩ Ｘ Ｉ ＯＩ８（ｃ
ｍ−３）程度ドーピングした厚さ例えば０．０１（μｍ
〕程度のＧａＡｓコンタクト層４を成長させる。尚、こ
の場合も能動層３と電子供給層４との界面に於ける能動
層３側には二次元電子供給層６が生成される。
ける成長室に配置し、温度を６８０（’Ｃ）に維持して
厚さ例えば０．４ 〔μｍ〕程度のノン・ドープＧａＡ
ｓ能動層３を成長させ、次いで、Ｓｉを例えばＩ Ｘ
１０１０（Ｃｍ−’）程度ドーピングした厚さ例えば０
．０９（μｍ〕程度のＡｌＧａＡｓ電子供給層４を成長
させ、引き続き、Ｓｉを例えばＩ Ｘ Ｉ ＯＩ８（ｃ
ｍ−３）程度ドーピングした厚さ例えば０．０１（μｍ
〕程度のＧａＡｓコンタクト層４を成長させる。尚、こ
の場合も能動層３と電子供給層４との界面に於ける能動
層３側には二次元電子供給層６が生成される。
第９図参照
（４）基板１を再びイオン注入装置に於けるイオン注入
室に配置し、ドーズ量を例えばｌＸｌＸ１０１３（”２
）程度、そして、加速エネルギを例えば１５０（ＫｅＶ
）程度として選択的に酸素イオンの打ち込みを行い、層
間分離層２に到達する素子間分離層７を形成する。
室に配置し、ドーズ量を例えばｌＸｌＸ１０１３（”２
）程度、そして、加速エネルギを例えば１５０（ＫｅＶ
）程度として選択的に酸素イオンの打ち込みを行い、層
間分離層２に到達する素子間分離層７を形成する。
この選択的イオン注入を行うに際し、フォト・リソグラ
フィ技術に於けるレジスト・プロセスなどを採用したく
なければ集束イオン・ビームを用いると良いが、この段
階では、各半導体層の成長が終了しているので、基板１
を大気に曝してフォト・レジスト・マスクを形成しても
何等差支えない。
フィ技術に於けるレジスト・プロセスなどを採用したく
なければ集束イオン・ビームを用いると良いが、この段
階では、各半導体層の成長が終了しているので、基板１
を大気に曝してフォト・レジスト・マスクを形成しても
何等差支えない。
第１０図参照
（５）通常の技術を適用することに依り、ゲート領域に
於けるリセス形成、ソース電極８，１並びに８．２、ト
レイン電極８０１並びに８，２などの形成、それ等と二
次元電子ガス層６とのオーミック・コンタクトを採る為
の合金化処理などを行い、その後、ゲート電極８．１並
びに８．２を形成して完成する。尚、記号１０は合金化
領域である。
於けるリセス形成、ソース電極８，１並びに８．２、ト
レイン電極８０１並びに８，２などの形成、それ等と二
次元電子ガス層６とのオーミック・コンタクトを採る為
の合金化処理などを行い、その後、ゲート電極８．１並
びに８．２を形成して完成する。尚、記号１０は合金化
領域である。
前記何れの実施例に依った場合にも、完成された）−（
Ｅ Ｍ Ｔの間に電気的干渉が発生ずることは全くなか
った。
Ｅ Ｍ Ｔの間に電気的干渉が発生ずることは全くなか
った。
第一の実施例と第二の実施例との主たる相違点は、第二
の実施例に於いてノン・ドープＧａＡｓ１ｉ＋Ａを形成
したことである。
の実施例に於いてノン・ドープＧａＡｓ１ｉ＋Ａを形成
したことである。
この第二実施例は、基板１１こ充分に高い温度、及び、
充分に長い時間をかけてサーマル・エツチングをするこ
とができない事情がある場合に実施すると有効である。
充分に長い時間をかけてサーマル・エツチングをするこ
とができない事情がある場合に実施すると有効である。
この場合、基＋＆ｌにノン・ドープＧａＡｓ層ＩＡを形
成してから、酸素イオンの注入を行い、その後、ノン・
ドープＧａＡｓ能動層３など各半導体層の成長に至る工
程を一度も大気に曝すことなく進めることができるシス
テムを使用することが好ましい。
成してから、酸素イオンの注入を行い、その後、ノン・
ドープＧａＡｓ能動層３など各半導体層の成長に至る工
程を一度も大気に曝すことなく進めることができるシス
テムを使用することが好ましい。
第１１図は本発明を実施する際に用いて好結果が得られ
るＭＢＥ装置及びイオン注入装置を結合した総合システ
ムを表す要部説明図である。
るＭＢＥ装置及びイオン注入装置を結合した総合システ
ムを表す要部説明図である。
図に於いて、１１は基板交換室、１２は基板搬送室、１
３は基板のトランスファ・ロッド、１４はＭＢＥ成長室
、１５はイオン加速機、１６はイオン注入室をそれぞれ
示している。
３は基板のトランスファ・ロッド、１４はＭＢＥ成長室
、１５はイオン加速機、１６はイオン注入室をそれぞれ
示している。
このシステムを用いて本発明を実施するには、基板１を
ＭＢＥ成長室１４とイオン注入室１６との間を往復させ
て成長・加工を進める。このようなシステムを用いると
、基板１を大気に曝すことなく工程が進行するので、各
半導体層の界面状態は良好であり、従って、得られる半
導体装置の特性は大変良好なものとなる。
ＭＢＥ成長室１４とイオン注入室１６との間を往復させ
て成長・加工を進める。このようなシステムを用いると
、基板１を大気に曝すことなく工程が進行するので、各
半導体層の界面状態は良好であり、従って、得られる半
導体装置の特性は大変良好なものとなる。
本発明に依る化合物半導体装置を製造する方法に於いて
は、半絶縁性化合物半導体基板にそのまま、或いは、化
合物半導体層をエピタキシャル成長させてから、酸素イ
オンを注入して高抵抗の層間分離層を形成し、その層間
分離層上に能動層など必要な半導体層を成長させるよう
にしている。
は、半絶縁性化合物半導体基板にそのまま、或いは、化
合物半導体層をエピタキシャル成長させてから、酸素イ
オンを注入して高抵抗の層間分離層を形成し、その層間
分離層上に能動層など必要な半導体層を成長させるよう
にしている。
前記構成を採ることに依り、得られる半導体装置に於い
ては、横方向は勿論のこと、縦方向に於いても基板と能
動領域との電気的分離が行われているので、素子間の電
気的干渉は殆どな（なり、高集積化しても性能の劣化は
発生しない。
ては、横方向は勿論のこと、縦方向に於いても基板と能
動領域との電気的分離が行われているので、素子間の電
気的干渉は殆どな（なり、高集積化しても性能の劣化は
発生しない。
第１図は本発明の詳細な説明する為の半導体装置の要部
切断側面図、第２図乃至第５図は本発明一実施例を説明
する為の工程要所に於けるＨＥＭＴの要部切断側面図、
第６図乃至第１０図は本発明に於ける他の実施例を説明
する為の工程要所に於けるＨＥＭＴの要部切断側面図、
第１１図は本発明を実施する為のＭＢＥ装置及びイオン
注入装置を結合した総合システムの要部説明図をそれぞ
れ表している。 図に於いて、■は半絶縁性ＧａＡｓ基板、２は酸素を注
入して形成したＧａＡｓ層間分離層、３はノン・ドープ
ＧａＡｓ能動層、４はＳｉをドーピングしたＡ６ＧａＡ
ｓ電子供給層、５はＳｉをドーピングしたＧａＡｓコン
ククト層、６は二次元電子ガス層、７は酸素を注入して
形成した素子間分離層、８，１並びに８５□はソース電
極、８Ｇ＋並びに８６□はゲート電極、８ ｎ＋！びに
８，２はドレイン電極、１０は合金化領域をそれぞれ示
している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司
切断側面図、第２図乃至第５図は本発明一実施例を説明
する為の工程要所に於けるＨＥＭＴの要部切断側面図、
第６図乃至第１０図は本発明に於ける他の実施例を説明
する為の工程要所に於けるＨＥＭＴの要部切断側面図、
第１１図は本発明を実施する為のＭＢＥ装置及びイオン
注入装置を結合した総合システムの要部説明図をそれぞ
れ表している。 図に於いて、■は半絶縁性ＧａＡｓ基板、２は酸素を注
入して形成したＧａＡｓ層間分離層、３はノン・ドープ
ＧａＡｓ能動層、４はＳｉをドーピングしたＡ６ＧａＡ
ｓ電子供給層、５はＳｉをドーピングしたＧａＡｓコン
ククト層、６は二次元電子ガス層、７は酸素を注入して
形成した素子間分離層、８，１並びに８５□はソース電
極、８Ｇ＋並びに８６□はゲート電極、８ ｎ＋！びに
８，２はドレイン電極、１０は合金化領域をそれぞれ示
している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司
Claims (2)
- （１）半絶縁性化合物半導体基板に酸素イオンを注入し
て全面に高抵抗の層間分離層を形成する工程と、 次いで、該層間分離層上に能動層など必要な化合物半導
体層を成長させる工程と を含んでなることを特徴とする化合物半導体装置の製造
方法。 - （２）半絶縁性化合物半導体基板に化合物半導体層をエ
ピタキシャル成長させる工程と、 次いで、該化合物半導体層及び半絶縁性化合物半導体基
板に酸素イオンを注入して全面に高抵抗の層間分離層を
形成する工程と、 次いで、該層間分離層上に能動層など必要な化合物半導
体層を成長させる工程と を含んでなることを特徴とする化合物半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19351788A JPH0243742A (ja) | 1988-08-04 | 1988-08-04 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19351788A JPH0243742A (ja) | 1988-08-04 | 1988-08-04 | 化合物半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0243742A true JPH0243742A (ja) | 1990-02-14 |
Family
ID=16309384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19351788A Pending JPH0243742A (ja) | 1988-08-04 | 1988-08-04 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0243742A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0439968A (ja) * | 1990-06-05 | 1992-02-10 | Mitsubishi Electric Corp | 半導体装置 |
| US5242846A (en) * | 1989-10-30 | 1993-09-07 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a junction field effect transistor |
| US5508210A (en) * | 1993-03-09 | 1996-04-16 | Mitsubishi Denki Kabushiki Kaisha | Element isolating method for compound semiconductor device |
| US6049110A (en) * | 1996-06-26 | 2000-04-11 | Nec Corporation | Body driven SOI-MOS field effect transistor |
-
1988
- 1988-08-04 JP JP19351788A patent/JPH0243742A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5242846A (en) * | 1989-10-30 | 1993-09-07 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a junction field effect transistor |
| JPH0439968A (ja) * | 1990-06-05 | 1992-02-10 | Mitsubishi Electric Corp | 半導体装置 |
| US5508210A (en) * | 1993-03-09 | 1996-04-16 | Mitsubishi Denki Kabushiki Kaisha | Element isolating method for compound semiconductor device |
| US6049110A (en) * | 1996-06-26 | 2000-04-11 | Nec Corporation | Body driven SOI-MOS field effect transistor |
| US6306691B1 (en) | 1996-06-26 | 2001-10-23 | Nec Corporation | Body driven SOI-MOS field effect transistor and method of forming the same |
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