JPH0243347B2 - - Google Patents

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JPH0243347B2
JPH0243347B2 JP60240105A JP24010585A JPH0243347B2 JP H0243347 B2 JPH0243347 B2 JP H0243347B2 JP 60240105 A JP60240105 A JP 60240105A JP 24010585 A JP24010585 A JP 24010585A JP H0243347 B2 JPH0243347 B2 JP H0243347B2
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Description

【発明の詳細な説明】 〔技術分野〕 互いに極性の異なるFETを備え、相補型MOS
（CMOS）となる半導体装置に関する。
〔背景技術〕
MOSFET（絶縁ゲート電界効果トランジスタ）
を用いた論理回路であるMOS論理回路の最も基
本となる回路は、否定論理の機能をもつゲート回
路でインバータとも呼ばれる。MOSインバータ
は、ドライバ素子と負荷素子の直列回路からなる
が、通常どちらにもMOSFETが用いられる。
MOSFETの組合せはいくつかあるが、その一つ
にCMOS（相補型インバータ）があり、Ｐチヤネ
ルとＮチヤネルのエンハンスメント型MOSFET
を直列に接続し、ゲートを共通に接続して入力端
とし、ドレインを共通に接続して出力端とする。
第２図は、ＮチヤネルMOSFETとＰチヤネル
MOSFETを備えた従来のCMOSの構造をあらわ
す。Ｎ型基板２１中にＰ型ウエル２２が形成され
ており、これがＮチヤネルとＰチヤネルを分離す
る、Ｐ型ウエル２２の外には、Ｐ型のドレイン２
３とソース２４とを備えたＰチヤネルの
MOSFETが形成され、ウエル２２内は、Ｎ型不
純物拡散でＮ型のドレイン２５とソース２６とが
形成されてＮチヤネルのMOSFETとなつてい
る。なお、図中、２７，２８は、それぞれ、絶縁
層２９，２９を介して形成された絶縁ゲートであ
る。
ところが、図のような構造のCMOSでは、PN
接合に印加された逆バイアスのために空乏層が拡
がつてMOSFETが短絡してしまう、いわゆる、
パンチスルーを防ぐことが困難である。そこで、
このようなパンチスルーを防ぐ（パンチスルー耐
圧を高める）ために、例えば、ドレインの一部に
低不純物濃度領域を形成する等の試みがなされて
いるが、このような方法では、高精度の不純物濃
度制御技術が必要で、また、その効果にも限度が
ある。さらに、このようなCMOSでは、通常、
基材に高電位を印加して使用するため、CMOS
以外の素子をこの基材上に形成するためには、こ
れらの素子を、ことごとく、Ｐウエル中に形成し
なければならない。そのため、これらの部分に寄
生素子が形成されてラツチアツプが発生する恐れ
もあり、問題となつている。
〔発明の目的〕
この発明は、以上の問題に鑑みてなされたもの
であつて、パンチスルーやラツチアツプが発生し
にくく、高耐圧化および複合集積化が容易な
CMOSを形成できる半導体装置を提供すること
を目的としている。
〔発明の開示〕
以上の目的を達成するため、この発明は、第１
導電型の半導体層上に、これより不純物濃度の高
い第２導電型の第１および第２の少くとも２つの
ウエルが、これらのウエルよりさらに不純物濃度
の高い第１導電型の分離層によつて分離されて半
導体基板が形成されており、第１のウエル内には
その表面にこれより不純物濃度の高い第２導電型
の第１領域が形成され、この第１領域内とそれに
隣接する第１のウエルの表面には、さらに不純物
濃度の高い第１導電型の第２および第３領域が、
第２領域は第１領域から出ないように、第３領域
はこの第１領域と接しないように、それぞれ、形
成されており、この第１のウエルの表面上には、
前記第２領域と接続された第１の電極と、前記第
３領域と接続された第２の電極と、前記第２領
域、第１領域、第１のウエルおよび第３領域にま
たがるように絶縁層を介して形成された第３の電
極とが形成されていて、この第３の電極を絶縁ゲ
ート、第２の電極をドレイン電極、第１の電極を
ソース電極として第１導電型MOSFETが形成さ
れており、一方、前記分離層表面には前記第２の
ウエルと離間するようにこの分離層よりも不純物
濃度の高い第２導電型の第４領域が形成されてい
るとともに、第２のウエル内にはその表面にこの
第２のウエルよりも不純物濃度の高い第２導電型
の第５領域が形成されており、これらの表面上に
は、前記第４領域とそのまわりの分離層とをつな
ぐ第４の電極と、前記第５領域と接続された第５
の電極と、前記第４領域、分離層および第２のウ
エルにまたがるように絶縁層を介して形成された
第６の電極とが形成されていて、この第６の電極
を絶縁ゲート、第５の電極をドレイン電極、第４
の電極をソース電極として第２導電型MOSFET
が形成されており、これら２つのMOSFETの絶
縁ゲート同士およびドレイン電極同士が接続され
て相補型MOSが形成されるようになつている半
導体装置を要旨としている。
以下に、この発明を、その一実施例をあらわす
第１図にもとづいて、くわしく説明する。
Ｐ型（第１導電型）の半導体層１上に、これよ
り不純物濃度の高いＮ型（第２導電型）の第１お
よび第２の少くとも２つのウエル２，３がこれら
のウエル２，３よりさらに不純物濃度の高いＰ型
の分離層４…によつて分離されて半導体基板が形
成されている。
このように、半導体基板を形成する方法は、こ
れに限定されないが、たとえば、次のようにして
行なわれる。
まず、Ｐ型の半導体層１上に、これより不純物
濃度の高いN-層を、エピタキシヤル成長等の方
法によつて形成する。つぎに、このN-層の所定
の位置にＰ型不純物を拡散して、N-層より不純
物濃度の高いＰ型の分離層４…を形成し、N-層
をウエル２，３に分離するのである。
第１のウエル２内には、その表面に、この第１
のウエル２よりも不純物濃度の高いＮ型の第１領
域５が形成されている。そして、この第１領域５
内と、これに隣接する第１のウエル２の表面に
は、それぞれ、前記第１領域５よりもさらに不純
物濃度の高いＰ型の第２領域６および第３領域７
が形成されている。第２領域６は第１領域５から
出ないように環状に形成されており、第３領域７
は第１領域５と接触しないように環状に形成され
ている。第２領域６には、第１の電極８が接続さ
れており、第３領域７には、第２の電極９が接続
されている。第１のウエル２の表面上には、第２
領域６、第１領域５、第１のウエル２および第３
領域７にまたがるように、絶縁層１０ａを介し
て、第３の電極１１が形成されている。そして、
この第３の電極１１を絶縁ゲート、第２の電極９
をドレイン電極、第１の電極８をソース電極とし
て、Ｐ型MOSFET（絶縁ゲート型電界効果トラ
ンジスタ）が形成されるのである。
第２のウエル３内と、この第２のウエル３を囲
むように形成された分離層４の各表面には、それ
ぞれ、この分離層４よりも不純物濃度の高いＮ型
の第４領域１２および第５領域１３が形成されて
いる。第４領域１２は第２のウエル３を囲むよう
に、しかも、この第２のウエル３と接触しないよ
うに環状に形成されており、第５領域１３は第２
のウエル３から出ないように形成されている。第
４領域１２には、この第４領域１２とそのまわり
の分離層４とをつなぐように形成された第４の電
極１４が設けられており、第５領域１３には、第
５の電極１５が接続されている。第４の電極１４
と第５の電極１５との間には、第４領域１２、分
離層４および第２のウエル３にまたがるように、
絶縁層１０ｂを介して、第６の電極１６が形成さ
れている。そして、この第６の電極１６を絶縁ゲ
ート、第５の電極１５をドレイン電極、第４の電
極１４をソース電極として、Ｎ型MOSFETが形
成されるのである。そして、このＮ型MOSFET
では、分離層４の上部を、チヤネルを構成するベ
ース４ａとして使用するようになつている。
このあと、以上２つのMOSFETの絶縁ゲート
同士１１および１６を１つに接続して入力端
（Vio）とし、かつ、ドレイン電極同士９および１
５を１つに接続して出力端（Vput）とすれば、
CMOSが得られる。なお、このようなCMOSで
は、Ｎ型MOSFETのソース電極１４を低レベル
またはアースに接続して低電位端VSSとし、Ｐ型
MOSFETのソース電極８を高レベルに接続して
高電位端VDDとして使用するようになつている。
以上のようにこの発明の半導体装置を用いて
CMOSを形成した場合には、低電位端（VSS）と
なつているＮ型MOSFETのソース電極１４がベ
ース４ａとも接続しているため、このベース４ａ
を含む拡散層４や半導体層１あるいは他の拡散層
（図中右はしのもの等）４…をも低電位状態（ア
ース状態をも含む）とすることができる。このた
め、このCMOS以外の素子を同一基板上に形成
する場合には、必ずしもウエル中に形成する必要
はなくなり、ラツチアツプが発生する恐れもなく
なる。また、各ウエル中を、それぞれ独立した電
位にすることも可能となり、種々の素子を形成す
ることができるようになるのである。
Ｎ型MOSFETでは、チヤネルを形成するＰ型
のベース４ａとドレインとなる第２のウエル３と
のPN接合において、ベース４ａの方が第２のウ
エル３よりも不純物濃度が高くなつているため、
逆バイアス状態になつたときには、空乏層は、第
２のウエル３内には拡がるが、ベース４ａにはほ
とんど拡がらない。このため、この部分でパンチ
スルーが発生する恐れはない。このことは、Ｐ型
MOSFETでも同様であつて、チヤネルの一部で
ある第１のウエル２と、ドレインとなる第３領域
７とのPN接合では、第３領域７の方が不純物濃
度が高いため、この第３領域７には、空乏層はほ
とんど拡がらない。また、チヤネルの一部である
前記第１のウエル２には空乏層が拡がるが、チヤ
ネルを形成する残りの部分である第１領域５の不
純物濃度が、第１のウエル２よりも高くなつてい
るため、この部分にまで空乏層が拡がることはな
い。いいかえれば、このＰ型MOSFETでは、チ
ヤネルの１部を構成する第１のウエル２はしきい
値の低い（場合によつてはデプレシヨン型になつ
ている）部分であつても、チヤネルの残りを構成
する第１領域５は高しきい値部分になつているた
め、この部分によつてMOSFETのON、OFFが
制御されるようになつているのである。そして、
このことによつてパンチスルーの発生を防ぐよう
になつている。
Ｎ型の２つのウエル２，３は、Ｐ型の半導体層
１よりもその不純物濃度が高くなつており、この
PN接合では、逆バイアスが印加されたときに
は、空乏層は、半導体層１には拡がるが、ウエル
２，３内にはあまり拡がらない。したがつて、ウ
エル２，３の厚みを薄くしても、このPN接合か
ら発生した空乏層がチヤネルにまで届く恐れがな
く、高耐圧化を保ちながら、しかもウエル２，３
の厚みを薄くすることができるため、前述したエ
ピタキシヤル成長や不純物拡散による分離層の形
成等の工程を簡略化することが可能となる。
また、この実施例では、このチヤネルの長さを
長くとつており、それによつて空乏層の拡がりに
よるパンチスルーを防ぐようにもなつていて、さ
らに高耐圧性をも実現している。
この発明では、以上のようにして、ラツチアツ
プやパンチスルーを防いでいるため、複合集積化
や高耐圧化の容易なCMOSを形成することがで
きるようになるのである。
これまでは、第１図の実施例にもとづいてこの
発明の半導体装置を説明してきたが、この発明の
構成は図の実施例に限られるものではない。たと
えば、図の実施例では、Ｎ型あるいはＰ型のチヤ
ネルが、それぞれ、環状に形成され、１つのＮ型
のMOSFETと、１つのＰ型のMOSFETとして
使用されるようになつていたが、MOSFETを構
成するチヤネルの数は２つ以上であつてもかまわ
ず、環状になつていなくてもよい。また、この実
施例では、半導体層１がＰ型であつたため、第１
導電型がＰ型で第２導電型がＮ型になつていた
が、半導体層１がＮ型である場合には、第１導電
型がＮ型で第２導電型がＰ型になることはいうま
でもない。
〔発明の効果〕
この発明の半導体装置は、以上のように構成さ
れており、半導体基板を構成する半導体層および
分離層が低電位端（低レベルまたはアース）と接
続されるようになつていて、かつ、両MOSFET
のチヤネルのまわりの各層の不純物濃度に差をつ
けてこのチヤネルに逆バイアス時の空乏層が及ば
ないようにしているため、ラツチアツプやパンチ
スルーが発生しにくく、高耐圧化や複合集積化が
容易なCMOSを形成することが可能となつてい
る。
【図面の簡単な説明】
第１図はこの発明の一実施例の構成をあらわす
説明図、第２図は従来例をあらわす説明図であ
る。 １……半導体層、２，３……ウエル、４……分
離層、５……第１領域、６……第２領域、７……
第３領域、１２……第４領域、１３……第５領
域、８，９，１１，１４，１５，１６……電極、
１０ａ，１０ｂ……絶縁層。

Claims (1)

    【特許請求の範囲】
  1. １ 第１導電型の半導体層上に、これより不純物
    濃度の高い第２導電型の第１および第２の少くと
    も２つのウエルが、これらのウエルよりさらに不
    純物濃度の高い第１導電型の分離層によつて分離
    されて半導体基板が形成されており、第１のウエ
    ル内にはその表面にこれより不純物濃度の高い第
    ２導電型の第１領域が形成され、この第１領域内
    とそれに隣接する第１のウエルの表面には、さら
    に不純物濃度の高い第１導電型の第２および第３
    領域が、第２領域は第１領域から出ないように、
    第３領域はこの第１領域と接しないように、それ
    ぞれ、形成されており、この第１のウエルの表面
    上には、前記第２領域と接続された第１の電極
    と、前記第３領域と接続された第２の電極と、前
    記第２領域、第１領域、第１のウエルおよび第３
    領域にまたがるように絶縁層を介して形成された
    第３の電極とが形成されていて、この第３の電極
    を絶縁ゲート、第２の電極をドレイン電極、第１
    の電極をソース電極として第１導電型MOSFET
    が形成されており、一方、前記分離層表面には前
    記第２のウエルと離間するようにこの分離層より
    も不純物濃度の高い第２導電型の第４領域が形成
    されているとともに、第２のウエル内にはその表
    面にこの第２のウエルよりも不純物濃度の高い第
    ２導電型の第５領域が形成されており、これらの
    表面上には、前記第４領域とそのまわりの分離層
    とをつなぐ第４の電極と、前記第５領域と接続さ
    れた第５の電極と、前記第４領域、分離層および
    第２のウエルにまたがるように絶縁層を介して形
    成された第６の電極とが形成されていて、この第
    ６の電極を絶縁ゲート、第５の電極をドレイン電
    極、第４の電極をソース電極として第２導電型
    MOSFETが形成されており、これら２つの
    MOSFETの絶縁ゲート同士およびドレイン電極
    同士が接続されて相補型MOSが形成されるよう
    になつている半導体装置。
JP60240105A 1985-10-25 1985-10-25 半導体装置 Granted JPS6298764A (ja)

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JPS6298764A JPS6298764A (ja) 1987-05-08
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