JPH0239523A - 半導体基板への成膜方法 - Google Patents
半導体基板への成膜方法Info
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- Cleaning Or Drying Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は、半導体への成膜方法に関する。
（従来の技術）
従来より、半導体製造プロセスにおけるＳ１エピタキシ
ヤル成膜や窒化膜等の成膜処理では、成膜処理の前処理
として、半導体ウエノ１等の被処理基板表面に形成され
た有機物等の吸着不純物層や自然酸化膜層を除去するた
めのクリーニング処理が行われている。
ヤル成膜や窒化膜等の成膜処理では、成膜処理の前処理
として、半導体ウエノ１等の被処理基板表面に形成され
た有機物等の吸着不純物層や自然酸化膜層を除去するた
めのクリーニング処理が行われている。
従来行われているクリーニング処理方法としては、ウェ
ットエツチング方法があり、このウェットエツチング方
法としては、以下のような方法かある。
ットエツチング方法があり、このウェットエツチング方
法としては、以下のような方法かある。
■Ｈ２ｓｏ、：Ｈ２０２−４： １の液に５分間浸ンｊ
二； ■超純水で１０分間洗浄 ■ＨＦ ： Ｈ２Ｏ−１＋１００の液に １分間浸漬■
超純水で１０分間洗浄 ■乾燥工程 こうして処理した被処理基板を成膜装置まで搬送して成
膜処理を行っていた。
二； ■超純水で１０分間洗浄 ■ＨＦ ： Ｈ２Ｏ−１＋１００の液に １分間浸漬■
超純水で１０分間洗浄 ■乾燥工程 こうして処理した被処理基板を成膜装置まで搬送して成
膜処理を行っていた。
ところが、上述したようなりリーニング処理では、クリ
ーニング処理を施した被処理基板が成膜装置まで搬送さ
れる際に大気中にさらされるため、空気中の０２による
自然酸化膜や、Ｎ、ａや（ＣＨ２）ｎ等の不純物の吸着
分子層が再び形成されてしまうという聞届があり、この
ような薄膜が形成された状態で成膜処理を行うと、形成
された薄膜と被処理基板との密着性が悪く、ＬＳＩデバ
イス作成の場合には界面として使用できないという問題
があった。また、成膜装置までの搬送作業をクリーンル
ーム内で行っても、被処理基板への塵埃の付着を完全に
防止することができず、歩留りの低下を招く原因となっ
ていた。
ーニング処理を施した被処理基板が成膜装置まで搬送さ
れる際に大気中にさらされるため、空気中の０２による
自然酸化膜や、Ｎ、ａや（ＣＨ２）ｎ等の不純物の吸着
分子層が再び形成されてしまうという聞届があり、この
ような薄膜が形成された状態で成膜処理を行うと、形成
された薄膜と被処理基板との密着性が悪く、ＬＳＩデバ
イス作成の場合には界面として使用できないという問題
があった。また、成膜装置までの搬送作業をクリーンル
ーム内で行っても、被処理基板への塵埃の付着を完全に
防止することができず、歩留りの低下を招く原因となっ
ていた。
そこで、これら問題を解決するために、成膜装置内にク
リーニング処理を行うための処理室を設けて、クリーニ
ング処理した被処理基板を同一装置筐体内で大気に接触
させることなくクリーニング処理−成膜処理を行うよう
にした処理装置が開発されている。
リーニング処理を行うための処理室を設けて、クリーニ
ング処理した被処理基板を同一装置筐体内で大気に接触
させることなくクリーニング処理−成膜処理を行うよう
にした処理装置が開発されている。
このような成膜装置として、同−雰囲気例えば真空容器
内に複数の処理室（チャンバ）を備えた枚葉式のいわゆ
るマルチチャンバ方式のＣＶＤ処理装置が開発されてお
り、このＣＶＤ装置は、クリーニング処理用チャンバに
て被処理基板をクリニングした後、この被処理基板を成
膜用チャンバに搬送して処理を行うように構成されてい
る。
内に複数の処理室（チャンバ）を備えた枚葉式のいわゆ
るマルチチャンバ方式のＣＶＤ処理装置が開発されてお
り、このＣＶＤ装置は、クリーニング処理用チャンバに
て被処理基板をクリニングした後、この被処理基板を成
膜用チャンバに搬送して処理を行うように構成されてい
る。
（発明が解決しようとする課題）
しかしながら、上述した従来のマルチチャンバ方式の成
膜処理装置における被処理基板のクリニング処理は、高
エネルギーのプラズマエツチング処理や、チャンバ内を
酸素雰囲気にして被処理基板を高温例えば８００℃まで
昇温し紫外線を照射しながら処理を行う等の処理が行わ
れており、いずれの場合も熱や飛翔イオンによる被処理
基板ダメージが発生し、歩留りを低下させるという問題
があった。
膜処理装置における被処理基板のクリニング処理は、高
エネルギーのプラズマエツチング処理や、チャンバ内を
酸素雰囲気にして被処理基板を高温例えば８００℃まで
昇温し紫外線を照射しながら処理を行う等の処理が行わ
れており、いずれの場合も熱や飛翔イオンによる被処理
基板ダメージが発生し、歩留りを低下させるという問題
があった。
本発明は、上述した問題点を解決するためになされたも
ので、同−雰囲気内で、クリーニング処理と成膜処理を
行うとともに、クリーニング処理を低エネルギースパッ
タエツチングにより行うことで、被処理基板へのダメー
ジを防止しつつ良質の成膜が行える半導体基板への成膜
方法を提供することを目的とするものである。
ので、同−雰囲気内で、クリーニング処理と成膜処理を
行うとともに、クリーニング処理を低エネルギースパッ
タエツチングにより行うことで、被処理基板へのダメー
ジを防止しつつ良質の成膜が行える半導体基板への成膜
方法を提供することを目的とするものである。
［発明の構成］
（課題を解決するための手段）
本発明の半導体基板への成膜方法は、被処理基板表面の
不要な薄膜をクリーニング処理する工程と、このクリー
ニング処理された被処理基板上に所定の薄膜を形成する
成膜工程とからなる半導体基板への成膜方法において、
前記クリーニング工程と前記成膜工程とを同−雰囲気内
で行うとともに、前記クリーニング工程を前記不要な薄
膜と前記被処理基板との結合エネルギーと略等しいエネ
ルギーのイオンによるスパッタエツチング処理により行
うことを特徴とするものである。
不要な薄膜をクリーニング処理する工程と、このクリー
ニング処理された被処理基板上に所定の薄膜を形成する
成膜工程とからなる半導体基板への成膜方法において、
前記クリーニング工程と前記成膜工程とを同−雰囲気内
で行うとともに、前記クリーニング工程を前記不要な薄
膜と前記被処理基板との結合エネルギーと略等しいエネ
ルギーのイオンによるスパッタエツチング処理により行
うことを特徴とするものである。
（作 用）
本発明は、同一装置筐体内で、クリ−エン６グ処理と成
膜処理を行うとともに、クリーニング処理を低エネルギ
ースパッタエツチングにより行うことで、被処理基板へ
のダメージを防止しつつ良質の成膜を行うことが可能と
なる。
膜処理を行うとともに、クリーニング処理を低エネルギ
ースパッタエツチングにより行うことで、被処理基板へ
のダメージを防止しつつ良質の成膜を行うことが可能と
なる。
（実施例）
以下、本発明をＳｔエピタキシャル成長用のマルチチャ
ンバ型ＣＶＤ装置に適用した一実施例について図を参照
して説明する。
ンバ型ＣＶＤ装置に適用した一実施例について図を参照
して説明する。
真空ロードロック室１を中心としてほぼ９０度の角度間
隔をおいて複数例えば３つのチャンバ２．３．４が、夫
々ゲートバルブ５を介して同円周状に配設されている。
隔をおいて複数例えば３つのチャンバ２．３．４が、夫
々ゲートバルブ５を介して同円周状に配設されている。
これらチャンバ２．３．４の構成は、被処理基板上に形
成された自然酸化膜等の不要な薄膜を低エネルギーのス
パッタエツチングにより除去するクリーニング処理チャ
ンバ２と、このクリーニング処理された被処理基板に成
膜処理例えばＳｉエピタキシャル成膜を行う成膜処理チ
ャンバ３と、この薄膜が形成された被処理基板を必要に
応じてさらに処理、例えばＮ２ガス等の雰囲気で熱処理
する熱処理チャンバ４等から構成されている。
成された自然酸化膜等の不要な薄膜を低エネルギーのス
パッタエツチングにより除去するクリーニング処理チャ
ンバ２と、このクリーニング処理された被処理基板に成
膜処理例えばＳｉエピタキシャル成膜を行う成膜処理チ
ャンバ３と、この薄膜が形成された被処理基板を必要に
応じてさらに処理、例えばＮ２ガス等の雰囲気で熱処理
する熱処理チャンバ４等から構成されている。
半導体基板等の被処理基板６は、図示を省略した搬送機
構により、真空ロードロック室１内に搬送され、ここで
処理内容に応じた手順例えばチャンバ１→チヤンバ２→
チヤンバ３→チヤンバ４の手順で搬送されて所定の処理
を施される。
構により、真空ロードロック室１内に搬送され、ここで
処理内容に応じた手順例えばチャンバ１→チヤンバ２→
チヤンバ３→チヤンバ４の手順で搬送されて所定の処理
を施される。
ところで、上記クリーニング処理チャンバ２は・被処理
基板６を低エネルギースパッタエツチングするためのチ
ャンバで、その構成は第２図に示すように、チャンバ２
内に収容された高周波電極７と、この高周波電極７に対
向して配置され被処理基板６の載置台となる下部電極８
と、高周波電極７に所定の高周波を印加する高周波電源
つと、下部電極８に直流の基板電圧を印加するための直
流電源１０とから構成されている。
基板６を低エネルギースパッタエツチングするためのチ
ャンバで、その構成は第２図に示すように、チャンバ２
内に収容された高周波電極７と、この高周波電極７に対
向して配置され被処理基板６の載置台となる下部電極８
と、高周波電極７に所定の高周波を印加する高周波電源
つと、下部電極８に直流の基板電圧を印加するための直
流電源１０とから構成されている。
エツチング制御は、高周波電力により処理ガスイオンの
密度を制御し、また基板電圧により被処理基板６に入射
するイオンエネルギーを制御することにより行われる。
密度を制御し、また基板電圧により被処理基板６に入射
するイオンエネルギーを制御することにより行われる。
また、高周波電極７近傍のチャンバ壁にはエツチング処
理ガス例えばＡｒガス導入用のガス導入口１１が設けら
れており、一方下部電極８近傍のチャンバ壁にはガス排
気口１２が設けられており、ガス導入口１１からチャン
バ２内に導入されたＡｒガスは、ガス排気口１２から図
示を省略した真空機構へと排気される。
理ガス例えばＡｒガス導入用のガス導入口１１が設けら
れており、一方下部電極８近傍のチャンバ壁にはガス排
気口１２が設けられており、ガス導入口１１からチャン
バ２内に導入されたＡｒガスは、ガス排気口１２から図
示を省略した真空機構へと排気される。
このチャンバ２による低エネルギースパッタエツチング
方法について以下に説明する。
方法について以下に説明する。
まず、所定の真空度例えば１０”Ｔｏｒｒを保持しなが
らガス導入口１１から処理ガス例えばＡｒガスを導入す
る。このとき、高周波電極７には所定の筒周波例えばＬ
ＯＯＭＨｚの高周波電力を印加し、一方下部電極１０に
は所定の基板電圧例えば−１５〜＋１５Ｖの範囲内で電
圧を印加する。
らガス導入口１１から処理ガス例えばＡｒガスを導入す
る。このとき、高周波電極７には所定の筒周波例えばＬ
ＯＯＭＨｚの高周波電力を印加し、一方下部電極１０に
は所定の基板電圧例えば−１５〜＋１５Ｖの範囲内で電
圧を印加する。
こうして、導入されたＡｒガスは、高周波によりプラズ
マ化され、このプラズマ領域ｍ中のＡ「イオンを被処理
基板表面に照射することにより、エツチングが行われる
。
マ化され、このプラズマ領域ｍ中のＡ「イオンを被処理
基板表面に照射することにより、エツチングが行われる
。
また、本実施例方法では、基板電圧を一１５〜＋１５Ｖ
の低電圧としたため、被処理基板６に入射するＡ「イオ
ンのエネルギーは低エネルギー例えば数１０ｅＶとなる
。
の低電圧としたため、被処理基板６に入射するＡ「イオ
ンのエネルギーは低エネルギー例えば数１０ｅＶとなる
。
一般に、半導体基板と５１０２膜や吸着不純物分子層と
の原子間結合エネルギーは、約数１０ｅＶであるため、
この結合エネルギーに近いエネルギーを有する低エネル
ギーイオンによりスパッタエツチングすることで、被処
理基板に損傷を与えることなく５ｉ０２膜等の不要な薄
膜の除去が行える。
の原子間結合エネルギーは、約数１０ｅＶであるため、
この結合エネルギーに近いエネルギーを有する低エネル
ギーイオンによりスパッタエツチングすることで、被処
理基板に損傷を与えることなく５ｉ０２膜等の不要な薄
膜の除去が行える。
こうして、チャンバ２でクリーニング処理を行った後、
被処理基板６を真空ロードロック室１内に搬出し、この
後チャンバ３へ搬入して成膜処理例えばＳｔエピタキシ
ャル成膜を行う。そして、再びロードロック室へと被処
理基板６を搬出した後、必要とあればチャンバ４内へ被
処理基板６を搬入しここで所定の処理を行う。
被処理基板６を真空ロードロック室１内に搬出し、この
後チャンバ３へ搬入して成膜処理例えばＳｔエピタキシ
ャル成膜を行う。そして、再びロードロック室へと被処
理基板６を搬出した後、必要とあればチャンバ４内へ被
処理基板６を搬入しここで所定の処理を行う。
このように、被処理基板６を低エネルギーのスパッタエ
ツチングによりクリーニング処理した後、この被処理基
板６を大気に接触させることなく成膜処理することで、
被処理基板６上に形成された自然酸化膜や吸着不純物層
を完全に除去して成膜が行え、良質な成膜処理か可能と
なる。さらに、低エネルギースパッタエツチングにより
クリーニング処理を行うので、クリーニング処理時の被
処理基板６へのダメージを防止でき、歩留りの向上が図
れる。
ツチングによりクリーニング処理した後、この被処理基
板６を大気に接触させることなく成膜処理することで、
被処理基板６上に形成された自然酸化膜や吸着不純物層
を完全に除去して成膜が行え、良質な成膜処理か可能と
なる。さらに、低エネルギースパッタエツチングにより
クリーニング処理を行うので、クリーニング処理時の被
処理基板６へのダメージを防止でき、歩留りの向上が図
れる。
［発明の効果］
以上説明したように、本発明の半導体基板への成膜処理
方法によれば、被処理基板上に形成された自然酸化膜や
吸着不純物層を半導体基板に損傷を与えることなく完全
に除去して成膜処理が行えるので、良質な成膜が処理が
でき、歩留りの向上が図れる。
方法によれば、被処理基板上に形成された自然酸化膜や
吸着不純物層を半導体基板に損傷を与えることなく完全
に除去して成膜処理が行えるので、良質な成膜が処理が
でき、歩留りの向上が図れる。
第１図は本発明方法の一実施例を適用するモルチチャン
バ型ＣＶＤ装置の構成を示す図、第２図は第１図の実施
例のクリーニング処理チャンバの構成を示す図である。 ｌ・・・・・・真空ロードロック室、２・・・・・・低
エネルギースパッタエツチング用処理チャンバ、３．４
・・・・・成膜用チャンバ ６・・・・・・被処理基板
、７・・・・・・高周波電極、８・・・・・・下部電極
。
バ型ＣＶＤ装置の構成を示す図、第２図は第１図の実施
例のクリーニング処理チャンバの構成を示す図である。 ｌ・・・・・・真空ロードロック室、２・・・・・・低
エネルギースパッタエツチング用処理チャンバ、３．４
・・・・・成膜用チャンバ ６・・・・・・被処理基板
、７・・・・・・高周波電極、８・・・・・・下部電極
。
Claims (1)
- 【特許請求の範囲】 被処理基板表面の不要な薄膜をクリーニング処理する工
程と、このクリーニング処理された被処理基板上に所定
の薄膜を形成する成膜工程とからなる半導体基板への成
膜方法において、 前記クリーニング工程と前記成膜工程とを同一雰囲気内
で行うとともに、前記クリーニング工程を前記不要な薄
膜と前記被処理基板との結合エネルギーと略等しいエネ
ルギーのイオンによるスパッタエッチング処理により行
うことを特徴とする半導体基板への成膜方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19039088A JPH0239523A (ja) | 1988-07-29 | 1988-07-29 | 半導体基板への成膜方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19039088A JPH0239523A (ja) | 1988-07-29 | 1988-07-29 | 半導体基板への成膜方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0239523A true JPH0239523A (ja) | 1990-02-08 |
Family
ID=16257365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19039088A Pending JPH0239523A (ja) | 1988-07-29 | 1988-07-29 | 半導体基板への成膜方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0239523A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03236255A (ja) * | 1990-02-14 | 1991-10-22 | Hitachi Ltd | 静電チャックの帯電除去方法 |
| JPH05259146A (ja) * | 1992-03-09 | 1993-10-08 | Hitachi Ltd | 半導体製造装置 |
| US5478195A (en) * | 1991-12-20 | 1995-12-26 | Hitachi, Ltd. | Process and apparatus for transferring an object and for processing semiconductor wafers |
| US5795399A (en) * | 1994-06-30 | 1998-08-18 | Kabushiki Kaisha Toshiba | Semiconductor device manufacturing apparatus, method for removing reaction product, and method of suppressing deposition of reaction product |
| US6650409B1 (en) * | 1991-04-02 | 2003-11-18 | Hitachi, Ltd. | Semiconductor device producing method, system for carrying out the same and semiconductor work processing apparatus included in the same system |
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|---|---|---|---|---|
| JPS58194342A (ja) * | 1982-05-10 | 1983-11-12 | Toshiba Corp | プラズマｃｖｄ半導体装置の製造方法 |
| JPS61270817A (ja) * | 1985-05-24 | 1986-12-01 | Matsushita Electric Ind Co Ltd | 半導体素子の製造方法 |
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| JPS63138722A (ja) * | 1986-12-01 | 1988-06-10 | Seiko Epson Corp | 気相成長装置 |
-
1988
- 1988-07-29 JP JP19039088A patent/JPH0239523A/ja active Pending
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