JPH0239442A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0239442A JPH0239442A JP19044488A JP19044488A JPH0239442A JP H0239442 A JPH0239442 A JP H0239442A JP 19044488 A JP19044488 A JP 19044488A JP 19044488 A JP19044488 A JP 19044488A JP H0239442 A JPH0239442 A JP H0239442A
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- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
Landscapes
- Die Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に半導体ウェ
ハーの裏面に対するバックメタライズ方法に関する。
ハーの裏面に対するバックメタライズ方法に関する。
従来、半導体素子を表面に形成したSiウェハーの裏面
には、チップに分離した後のマウントのなめに、第2図
に示すように、バリア金属としてのTi膜2をスパッタ
法により形成し、更にこのTi膜膜上上Au膜4をスパ
ッタ法により形成するバックメタライズ法により金属膜
が形成されていた。
には、チップに分離した後のマウントのなめに、第2図
に示すように、バリア金属としてのTi膜2をスパッタ
法により形成し、更にこのTi膜膜上上Au膜4をスパ
ッタ法により形成するバックメタライズ法により金属膜
が形成されていた。
半導体装置に内蔵される回路数か増加するにつれて半導
体チップのサイズが大きくなり、さらに半導体チップを
格納するパッケージが大型化する傾向にある。
体チップのサイズが大きくなり、さらに半導体チップを
格納するパッケージが大型化する傾向にある。
半導体素子を多数有するSiウェハーをダイシング後、
個片になったSiチップをAu−3iからなるろう材を
用いてパッケージにマウントした場合、Siチップ及び
パッケージの大型化のため、マウント時の共晶温度での
パッケージ上の温度不均一、又は共晶化するための時間
不足により、Siチップ裏面のAu膜とろう材のAu5
iJlとの共晶化が不完全になったり、ろう材のAu−
3i層が溶けずに残ったりするため、マウント後のSi
チップの裏面とろう材の境界に接着不足が発生し半導体
装置の信頼性を低下させるという欠点があった。
個片になったSiチップをAu−3iからなるろう材を
用いてパッケージにマウントした場合、Siチップ及び
パッケージの大型化のため、マウント時の共晶温度での
パッケージ上の温度不均一、又は共晶化するための時間
不足により、Siチップ裏面のAu膜とろう材のAu5
iJlとの共晶化が不完全になったり、ろう材のAu−
3i層が溶けずに残ったりするため、マウント後のSi
チップの裏面とろう材の境界に接着不足が発生し半導体
装置の信頼性を低下させるという欠点があった。
本発明の半導体装置の製造方法は、表面に半導体素子が
形成された半導体ウェハーの裏面にバリア用金属膜を形
成する工程と、前記バリア用金属膜上に半導体チップを
マウントするためのろう材と同一材料からなる金属膜を
形成する工程とを含んで構成される。
形成された半導体ウェハーの裏面にバリア用金属膜を形
成する工程と、前記バリア用金属膜上に半導体チップを
マウントするためのろう材と同一材料からなる金属膜を
形成する工程とを含んで構成される。
次に、本発明について図面を参照して説明する。
第1図は本発明の一実施例を説明するための半導体チッ
プの断面図である。
プの断面図である。
第1図に示すように、表面に複数の半導体素子を形成し
たSiウェハー3の裏面にバリア用金属としてのTiを
スパッタしTi膜2を形成する。
たSiウェハー3の裏面にバリア用金属としてのTiを
スパッタしTi膜2を形成する。
続いてマウント時に用いるろう材と同一材料であるAu
−3iをスパッタし、Ti膜膜上上AuSi膜1を形成
する。Au−3iの他にマウント時に使用するろう材と
して、Au−8nやAu−Ge等をスパッタしてもよい
。
−3iをスパッタし、Ti膜膜上上AuSi膜1を形成
する。Au−3iの他にマウント時に使用するろう材と
して、Au−8nやAu−Ge等をスパッタしてもよい
。
このように本実施例によれば、Siウェハー3の裏面に
マウント時のろう材と同一の材料であるAu−3i膜が
形成されているなめ、Siウェハー3をダイシングして
形成したSiチップをパッケージにマウントする場合、
Au−5i膜1とろう材との共晶化は完全に行なわれる
。従ってSiチップとパッケージとの接着は良好なもの
となる。
マウント時のろう材と同一の材料であるAu−3i膜が
形成されているなめ、Siウェハー3をダイシングして
形成したSiチップをパッケージにマウントする場合、
Au−5i膜1とろう材との共晶化は完全に行なわれる
。従ってSiチップとパッケージとの接着は良好なもの
となる。
以上説明したように本発明は、半導体チップをパッケー
ジにマウントする時に使用するろう材と同一の材料から
なる金属膜を半導体ウェハーの裏面に形成することによ
り、ウェハーの裏面のバックメタライズ層とマウント時
に使用するろう材が同一となるため、共晶化のための反
応スピードか短縮され、マウント時間が少なくなる。こ
のため従来発生していた接着不良を防止できる効果があ
る。
ジにマウントする時に使用するろう材と同一の材料から
なる金属膜を半導体ウェハーの裏面に形成することによ
り、ウェハーの裏面のバックメタライズ層とマウント時
に使用するろう材が同一となるため、共晶化のための反
応スピードか短縮され、マウント時間が少なくなる。こ
のため従来発生していた接着不良を防止できる効果があ
る。
第1図は本発明の一実施例を説明するための半導体チッ
プの断面図、第2図は従来の半導体装置の製造方法を説
明するための半導体チ・ンブの断面図である。 1−=Au−3i膜、2・・・Ti膜、3 ・−3iウ
ェハー 4・・・Au膜。 りど霞
プの断面図、第2図は従来の半導体装置の製造方法を説
明するための半導体チ・ンブの断面図である。 1−=Au−3i膜、2・・・Ti膜、3 ・−3iウ
ェハー 4・・・Au膜。 りど霞
Claims (1)
- 表面に半導体素子が形成された半導体ウェハーの裏面に
バリア用金属膜を形成する工程と、前記バリア用金属膜
上に半導体チップをマウントするためのろう材と同一材
料からなる金属膜を形成する工程とを含むことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19044488A JPH0239442A (ja) | 1988-07-28 | 1988-07-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19044488A JPH0239442A (ja) | 1988-07-28 | 1988-07-28 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0239442A true JPH0239442A (ja) | 1990-02-08 |
Family
ID=16258237
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19044488A Pending JPH0239442A (ja) | 1988-07-28 | 1988-07-28 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0239442A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001176890A (ja) * | 1999-12-21 | 2001-06-29 | Rohm Co Ltd | 半導体装置及び半導体装置の製造方法 |
US6720206B2 (en) * | 2000-05-10 | 2004-04-13 | Samsung Electronics Co., Ltd. | Method for manufacturing digital micro-mirror device (DMD) packages |
US7871899B2 (en) | 2006-01-11 | 2011-01-18 | Amkor Technology, Inc. | Methods of forming back side layers for thinned wafers |
-
1988
- 1988-07-28 JP JP19044488A patent/JPH0239442A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001176890A (ja) * | 1999-12-21 | 2001-06-29 | Rohm Co Ltd | 半導体装置及び半導体装置の製造方法 |
JP4544675B2 (ja) * | 1999-12-21 | 2010-09-15 | ローム株式会社 | 半導体装置の製造方法 |
US6720206B2 (en) * | 2000-05-10 | 2004-04-13 | Samsung Electronics Co., Ltd. | Method for manufacturing digital micro-mirror device (DMD) packages |
US7871899B2 (en) | 2006-01-11 | 2011-01-18 | Amkor Technology, Inc. | Methods of forming back side layers for thinned wafers |
US8643177B2 (en) | 2006-01-11 | 2014-02-04 | Amkor Technology, Inc. | Wafers including patterned back side layers thereon |
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