JPH0239097B2 - - Google Patents

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JPH0239097B2
JPH0239097B2 JP60177787A JP17778785A JPH0239097B2 JP H0239097 B2 JPH0239097 B2 JP H0239097B2 JP 60177787 A JP60177787 A JP 60177787A JP 17778785 A JP17778785 A JP 17778785A JP H0239097 B2 JPH0239097 B2 JP H0239097B2
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polyimide
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Description

【発明の詳細な説明】 Ａ 産業上の利用分野 本発明は半導体の実装、さらに具体的には半導
体フリツプ・チツプの実装に関する。
Ｂ 開示の概要 本発明に従う自己整合集積回路の実装は可撓性
の絶縁された導線フレーム及び所定の位置に複数
の入／出力はんだ球を有するフリツプ・チツプを
有する。導線フレームには複数の可撓性の金属導
線が絶縁性の被膜上に与えられている。複数の開
孔がチツプ上のはんだ球に接続されるべき導線の
端の上の絶縁被膜中にエンチングされている。絶
縁被膜中の開孔はチツプ上の球と同じパターンを
なし、チツプが導線フレーム上に適切に位置付け
られ、はんだ球が制限された領域中に封じ込めら
れて露出した導線フレームに十分な電気的コンタ
クトを与える事が保証される。
Ｃ 従来技術 半導体装置の実装は２つの異なつた方法に従つ
て行われている。一つは米国特許第3871015号に
開示されている。チツプを剛体の基板構造体に接
続するものである。もう一つは米国特許第
4157611号に開示されている。可撓性の絶縁テー
プの表面上に形成された一組の導線を使用して、
ワイア導線によつてこれにチツプのビームを結合
した後、全体の装置をプラスチツクのカプセル部
材中に封じ込めるものである。
米国特許第3868724号に代表される様に、この
後者の構造体を改良してワイア導線による結合を
避けようとする試みがなされた。この特許によれ
ば、絶縁テープ上に取付けられた導線にはテープ
中の開孔を貫通するコンタクト節点が与えられて
いる。これ等の開孔は予定のパターンをなし、コ
ンタクト節点が開孔中に形成され、開孔中を延び
て導線とコンタクト節点を整列する集積回路間に
オーミツク接触及び結合を与えている。最終的に
チツプを完全に取囲むために全チツプ及びテープ
の選択された部分のまわりがカプセル封止され
る。
この技法は半導体チツプのコンタクト節点に対
する注意深い、きわどい整列を必要とし、チツプ
上のコンタクトが非対称である時には、結合が不
正確になる。
Ｄ 発明が解決しようとする問題点 本発明の目的は電気的及び熱的パホーマンスが
優れた半導体装置のワイア結合を与える事にあ
る。
本発明に従えば縦断面積が狭く、高密度に実装
可能で、両面テープ及び組立体に拡張可能なパツ
ケージが与えられる。
本発明に従えば簡単な結合技法しか必要とせ
ず、製造のコストが極めて安くなる。
本発明に従えばチツプは常に適切に整列され
る。
Ｅ 問題点を解決するための手段 本発明に従えば第１の表面に導線が形成された
絶縁薄膜を使用して半導体装置の新規な接続構造
体が与えられる。絶縁薄膜中には予定のパターン
の複数の開孔の組が与えられ、下の導線の先端が
露出され、はんだ球の様な複数の入／出力コンタ
クトを表面に有する半導体チツプが絶縁薄膜中に
与えられた開孔パターンと整列する時に導線の
各々にオーミツク接続が与えられ、その後結合さ
れる。次にチツプ及び隣接する絶縁薄膜の部分が
カプセル封止され、チツプが完全に包囲され、外
部の回路を接続するためのカプセルの外側に延び
る外部導線が残される。
Ｆ 実施例 第１図及び第２図には本発明に従つて形成され
た、スプロケツトで駆動される半導体実装導線フ
レームの部分的断面図が示されている。
一般に導線フレーム１０は絶縁薄膜１１及びこ
れに付着した金属パターン１２の積層より成る。
金属パターン１２は固体の銅もしくは銅の合金か
ら形成された、8.89×10-3cmの厚さの可撓性の条
片で、その上に絶縁薄膜１１が形成されている。
絶縁薄膜１１は一般に1.27×10-3乃至4.57×10-3
cmの厚さのポリイミドの薄膜である。
以下説明される様に本発明に従つて処理出来、
適切な耐久性、柔軟性を有し及び使用される半導
体処理方法と両立出来るかぎりポリイミド以外の
他の適切な絶縁材料を使用出来る。
この導線フレーム１０を形成する好ましい方法
は次の通りである。厚さが0.015乃至0.025cmの適
当な幅を有する平行で平坦な両翼を有し、その中
にスプロケツト開孔を有する銅の条片が選択さ
れ、その中央部分がローリング・エツチングもし
くは圧延の様な適切な技術によつて3.3×10-3cm
の厚さに迄薄くされた。図面に示された如く、条
片の上の表面だけが薄くされ、下の表面は元の平
面のままに残されている。
条片が薄くされた後、ポリイミドの薄膜が処理
されなかつた下の平らな表面上に形成された。こ
のポリイミドの薄膜は厚さが1.27×10-3cmである
事が好ましく、注型、液体ポリイミド上を流すと
いつた適切な方法によつて現場で形成出来る。
ポリイミドの薄膜が銅の条片上に付着された
後、銅の条片はホトリソグラフイによつてエツチ
ングされ、選択された金属パターン１２が形成さ
れる。
具体的に説明すると、形成された金属パターン
１２は耳条片１４に結合された複数の金属指即ち
導線１３より成る。各指即ち導線１３は厚さが約
0.015乃至0.025cmの比較的厚い部分１３ａ及び厚
さが3.3×10-3cmのかなり薄い部分１３ｂから形
成されている。図示された様に、薄い部分１３ｂ
はポリイミドの薄膜上に存在し、上述の銅条片の
薄くなつた中央部分から形成される。
ポリイミドの薄膜１１はその上に位置付けられ
るチツプのすべてを端を越えて延びる様な十分な
幅と長さを有する。この薄膜はチツプを電気的に
絶縁するだけでなく、チツプをアルフア粒子の如
き放射線から護る働きを有する。各導線の薄くな
つた部分１３ｂはチツプに対する結合を容易に
し、且つ応力を緩和する。
各耳条片１４中の複数の等間隔のスプロケツト
開孔１５は本発明の導線フレームを形成し、集積
回路チツプを導線フレーム１０に結合するのに必
要な色々の製造段階を通して導線フレーム１０を
位置合せするのに使用される。一度絶縁薄膜１１
上に所望のパターン１２が形成されると、本発明
に従い一連の開孔がポリイミドの薄膜１１にエツ
チングされる。これ等の開孔をエツチングする適
切な過程は米国特許第4353778号に開示されてい
る。第２図に示された様にこれ等の開孔は各薄膜
導線１３ｂの先端上にパターンをなして形成され
る。このパターンは本発明の接続構造体に結合さ
れるチツプのパターン上に配列された入／出力コ
ンタクトと一致する様に形成される。チツプの足
跡とも呼ばれる入／出力パターンはチツプ自体上
にチツプ表面接続体を形成するのに使用された設
計規準から直接得られる。
一度これ等の開孔がポリイミド中に適切に形成
されると、チツプを導線フレーム１０に結合する
事が出来る。もし望まれるならば、錫の薄い被膜
をポリイミド中の開孔中及び導線１３ｂの露出先
端部上に付着する事が出来、チツプの入／出力接
続部に良好な低温度結合が保証される。勿論この
様な錫層が使用される場合には、あまり厚くては
ならず、ポリイミド中に形成された開孔が依然そ
の上に置かれるチツプの入／出力接続部を整列さ
せる事が出来る程度十分深く残される様に薄くな
くてはならない事は明らかであろう。
好ましい実施例において、予じめ寸法がきま
り、所定のパターンにはんだ球の様な複数の電気
的入／出力コンタクト１７が与えられた半導体チ
ツプ１６が導線フレーム上に位置付けられ、コン
タクト１７がポリイミド中に形成された開孔中に
はめ込まれ、下の導線１３ｂと接触される。半導
体チツプ１６に形成されるコンタクト即ちはんだ
球１７はこの分野で良く知られていて、例えば米
国特許第3392442号に説明されている。
これ等のコンタクト１７は半導体チツプ１６の
表面上に形成された適切な電気的節点上に取付け
られた鉛−錫の合金体より成る。
ポリイミド薄膜中の開孔に対応するパターンも
しくは足跡に配置されたコンタクト１７を有する
集積回路チツプが前もつてポリイミド中に形成さ
れた開孔上に位置付けられると、集積回路チツプ
は下の導線１３ｂに自己整合され、例えばサーモ
ード（thermode）の様な加熱素子を導線フレー
ムと接触させる。もしくは全ユニツトを適切な炉
もしくは適切な他の加熱媒体の中に位置付けると
いつた適切な結合技法によつて導線１３ｂの露出
先端に結合される。一度、チツプ上のはんだ球が
導線フレーームに適切に結合されると回路のまわ
りに好ましくは導線の厚い部分を境にする様にカ
プセル封止構造体が形成される。この様カプセル
封止構造体は一般に知られたプラスチツクのジユ
アル・イン実装（DIP）でありもしくはガラスセ
ラミツクで形成される。最後に封止された回路チ
ツプ及び延出した指１３が耳１４から切断されて
テストされる。
Ｇ 発明の効果 本発明に従えば、 (a)電気的及び熱的パホーマンスが優れた半導体
装置の結合が与えられ、(b)縦断面積が狭く、高密
度に実装可能で、両面テープ及び組立体に拡張可
能なパツケージが与えられ、(c)簡単な結合技法で
十分であるから製造コストが極めて安くなり、(d)
チツプが常に適切に整列される。
【図面の簡単な説明】
第１図は第２図の線２−２に沿つて見た本発明
の絶縁実装条片及びこれに結合された半導体装置
の部分的断面図である。第２図は本発明に従つて
形成された導線フレームの部分的等角投影図であ
る。 １０…導線フレーム、１１…絶縁薄膜、１２…
金属パターン、１３…指（導線）、１３ａ…導線
の厚い部分、１３ｂ…導線の薄い部分、１４…耳
条片、１５…スプロケツト開孔、１６…半導体チ
ツプ、１７…コンタクト。

Claims (1)

  1. 【特許請求の範囲】 １ (a) 絶縁材料の薄膜の第１の表面上に形成さ
    れた薄い複数の金属指の部分及び当該表面を越
    えて延在する厚い部分からなる電気的導線と、 (b) 上気絶縁材料の薄膜中に予定のパターンをな
    して形成され、上記導線の一部を露出する複数
    の開孔と、 (c) 上記絶縁材料の薄膜中の上記開孔のパターン
    と同じパターンをなし、上記導線に結合された
    複数の入力及び出力コンタクトを有する半導体
    チツプとより成り、 (d) 上記各コンタクトが対応する開孔と整列して
    上記半導体チツプの表面から上記薄膜の開孔を
    通つて下の導線迄延び、上記半導体チツプの残
    りの部分が上記絶縁材料の薄膜によつて上記導
    線とは絶縁されている事を特徴とする半導体装
    置の接続構造体。
JP17778785A 1984-12-31 1985-08-14 半導体装置の接続構造体 Granted JPS61160946A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US68769684A 1984-12-31 1984-12-31
US687696 1984-12-31

Publications (2)

Publication Number Publication Date
JPS61160946A JPS61160946A (ja) 1986-07-21
JPH0239097B2 true JPH0239097B2 (ja) 1990-09-04

Family

ID=24761445

Family Applications (1)

Application Number Title Priority Date Filing Date
JP17778785A Granted JPS61160946A (ja) 1984-12-31 1985-08-14 半導体装置の接続構造体

Country Status (3)

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EP (1) EP0186818B1 (ja)
JP (1) JPS61160946A (ja)
DE (1) DE3582038D1 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2210200B (en) * 1987-12-10 1990-06-06 Westinghouse Brake & Signal Semiconductor contact arrangement
US5166773A (en) * 1989-07-03 1992-11-24 General Electric Company Hermetic package and packaged semiconductor chip having closely spaced leads extending through the package lid
US5209390A (en) * 1989-07-03 1993-05-11 General Electric Company Hermetic package and packaged semiconductor chip having closely spaced leads extending through the package lid
US5311405A (en) * 1993-08-02 1994-05-10 Motorola, Inc. Method and apparatus for aligning and attaching a surface mount component
JPH0837190A (ja) * 1994-07-22 1996-02-06 Nec Corp 半導体装置
US5742100A (en) * 1995-03-27 1998-04-21 Motorola, Inc. Structure having flip-chip connected substrates
JP3578581B2 (ja) * 1997-02-28 2004-10-20 富士通株式会社 ベアチップの実装構造および実装方法およびそれに用いるインターポーザ
US6040630A (en) * 1998-04-13 2000-03-21 Harris Corporation Integrated circuit package for flip chip with alignment preform feature and method of forming same
DE10240461A1 (de) 2002-08-29 2004-03-11 Infineon Technologies Ag Universelles Gehäuse für ein elektronisches Bauteil mit Halbleiterchip und Verfahren zu seiner Herstellung
KR101701380B1 (ko) 2010-08-17 2017-02-01 해성디에스 주식회사 소자 내장형 연성회로기판 및 이의 제조방법
CN103681557B (zh) * 2012-09-11 2017-12-22 恩智浦美国有限公司 半导体器件及其组装方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4045863A (en) * 1971-06-03 1977-09-06 Siemens Aktiengesellschaft Method of producing metallic carrier system for a multi-electrode semiconductor strip
US3931922A (en) * 1972-01-29 1976-01-13 Ferranti, Limited Apparatus for mounting semiconductor devices
US3868724A (en) * 1973-11-21 1975-02-25 Fairchild Camera Instr Co Multi-layer connecting structures for packaging semiconductor devices mounted on a flexible carrier
JPS50136357U (ja) * 1974-04-25 1975-11-10

Also Published As

Publication number Publication date
EP0186818B1 (en) 1991-03-06
DE3582038D1 (de) 1991-04-11
EP0186818A2 (en) 1986-07-09
JPS61160946A (ja) 1986-07-21
EP0186818A3 (en) 1987-03-18

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