JPS639940A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS639940A JPS639940A JP15434186A JP15434186A JPS639940A JP S639940 A JPS639940 A JP S639940A JP 15434186 A JP15434186 A JP 15434186A JP 15434186 A JP15434186 A JP 15434186A JP S639940 A JPS639940 A JP S639940A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔概要〕
サイモソクス（ＳＩＭＯＸ）法を用いた絶縁層上の半導
体層（Ｓ Ｏ［： Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ Ｏｎ
Ｉｎ５ｕ−１ａｔｏｒ）の形成において、 シリコン基板の表面層に対する■族半導体イオン注入を
追加することにより、 形成されるＳＯＩの結晶性向上を図ったものである。
体層（Ｓ Ｏ［： Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ Ｏｎ
Ｉｎ５ｕ−１ａｔｏｒ）の形成において、 シリコン基板の表面層に対する■族半導体イオン注入を
追加することにより、 形成されるＳＯＩの結晶性向上を図ったものである。
本発明は、半導体装置の製造方法に係り、特に、ＳＩＭ
ＯＸ法を用いたＳｏｌの形成方法に関す。
ＯＸ法を用いたＳｏｌの形成方法に関す。
Ｓｏｌは、形成するトランジスタなどの素子の完全分離
や高速化を可能にするものとして、形成方法がいろいろ
と研究されている。
や高速化を可能にするものとして、形成方法がいろいろ
と研究されている。
Ｓｏｌ形成の一方法であるＳＩＭＯＸ法は、他の方法に
比してＳｏｌ形成の工程が単純である特徴を有するが、
形成されたＳｏｌには難点が残されているので改良が望
まれている。
比してＳｏｌ形成の工程が単純である特徴を有するが、
形成されたＳｏｌには難点が残されているので改良が望
まれている。
ＳＩＭＯＸ法を用いたＳｏｌ形成の従来方法は、第４図
の工程順側面図（ａｌ （ｂｌに示す如（である。
の工程順側面図（ａｌ （ｂｌに示す如（である。
即ち、先ず図（ａｌに示す如くシリコン基板１に酸素を
深（多量にイオン注入して基板１内に酸素注入層２を形
成し、そのｌ＆熱処理を行って酸素注入層２を図（ｂ）
に示す如く埋込み二酸化シリコン層３に変化させる。さ
すれば、二酸化シリコン層３を絶縁層にしたＳｏｌなる
シリコン層４が形成される。
深（多量にイオン注入して基板１内に酸素注入層２を形
成し、そのｌ＆熱処理を行って酸素注入層２を図（ｂ）
に示す如く埋込み二酸化シリコン層３に変化させる。さ
すれば、二酸化シリコン層３を絶縁層にしたＳｏｌなる
シリコン層４が形成される。
上記イオン注入の条件は、例えば、加速エネルギーが１
５０ Ｋ ｅＶ、ドーズ量が２Ｘ１０”／ｃＩ１１であ
り、その際の基板１内の注入酸素の濃度分布は、第２図
（濃度分布図）の曲線Ａの如くである。そして二酸化シ
リコン層３となるのは濃度が略１０２２／ｃａｌの部分
であり、シリコン層４の厚さは約０．２μｍとなる。
５０ Ｋ ｅＶ、ドーズ量が２Ｘ１０”／ｃＩ１１であ
り、その際の基板１内の注入酸素の濃度分布は、第２図
（濃度分布図）の曲線Ａの如くである。そして二酸化シ
リコン層３となるのは濃度が略１０２２／ｃａｌの部分
であり、シリコン層４の厚さは約０．２μｍとなる。
かく形成されたＳＯＩなるシリコン層４は、第２図から
も判るように、表面近傍における酸素濃度が略１０”／
ｃｎ（にも達するため、結晶性が良くない。
も判るように、表面近傍における酸素濃度が略１０”／
ｃｎ（にも達するため、結晶性が良くない。
このためトランジスタを形成する場合、シリコン層４に
直接形成するとトランジスタの特性が低下するので、Ｍ
ＯＳ）ランジスタを例にした第５図に示す如く、シリコ
ン層４の上に堆積シリコン層５を数μｍの厚さに追加し
、そこに形成することが多い。
直接形成するとトランジスタの特性が低下するので、Ｍ
ＯＳ）ランジスタを例にした第５図に示す如く、シリコ
ン層４の上に堆積シリコン層５を数μｍの厚さに追加し
、そこに形成することが多い。
しかしながら第５図に示すＭＯＳトランジスタ（Ｓはソ
ース領域、Ｄはドレイン領域、Ｇはゲート電極）は、動
作時における空乏層ＤＬが二酸化シリコン層３に達しな
い場合があり、Ｓｏｌ利用の特徴である高速化が得られ
ない問題がある。
ース領域、Ｄはドレイン領域、Ｇはゲート電極）は、動
作時における空乏層ＤＬが二酸化シリコン層３に達しな
い場合があり、Ｓｏｌ利用の特徴である高速化が得られ
ない問題がある。
この問題の解決には、堆積シリコン層５の追加を不要に
する、即ち、ＳＩＭＯＸ法を用いて形成したＳＯＩに直
接トランジスタが形成されても支障のないように、ＳＯ
Ｉの結晶性を向上させれば良い。
する、即ち、ＳＩＭＯＸ法を用いて形成したＳＯＩに直
接トランジスタが形成されても支障のないように、ＳＯ
Ｉの結晶性を向上させれば良い。
それは、従来の酸素イオン注入に、基板の表面層に対す
る■族半導体イオン注入を追加し、熱処理により注入さ
れた酸素の化合および注入された■族半導体の結晶化を
行ってｓｏｒを形成する本発明の製造方法によって達成
される。
る■族半導体イオン注入を追加し、熱処理により注入さ
れた酸素の化合および注入された■族半導体の結晶化を
行ってｓｏｒを形成する本発明の製造方法によって達成
される。
上記■族半導体イオン注入により、基板の表面層では相
対的に酸素濃度が従来の場合より薄（なる。また■族半
導体（シリコン、ゲルマニウム、など）は、結晶が基板
の結晶と同しダイヤモンド形であるので、注入された後
の上記熱処理により基板の結晶に組み込まれる。
対的に酸素濃度が従来の場合より薄（なる。また■族半
導体（シリコン、ゲルマニウム、など）は、結晶が基板
の結晶と同しダイヤモンド形であるので、注入された後
の上記熱処理により基板の結晶に組み込まれる。
かくして本発明方法により形成されたＳＯＩの結晶は、
従来方法によるｓｏｒの結晶より結晶性が向上してそこ
に形成されるトランジスタの特性低下を低減させるので
、第５図で説明した堆積シリコン層５の追加が不要にな
る。
従来方法によるｓｏｒの結晶より結晶性が向上してそこ
に形成されるトランジスタの特性低下を低減させるので
、第５図で説明した堆積シリコン層５の追加が不要にな
る。
以下、本発明方法実施例について第１図および第２図を
、また本発明方法の利用例シこついて第３図を用い説明
する。全図を通じ同一符号は同一対象物を示す。
、また本発明方法の利用例シこついて第３図を用い説明
する。全図を通じ同一符号は同一対象物を示す。
ＳＩＭＯＸ法を用いたＳｏｌ形成の本発明方法の実施例
は第１図の工程頃例面図（ａ＋〜ｊｃ）に示す如くであ
る。
は第１図の工程頃例面図（ａ＋〜ｊｃ）に示す如くであ
る。
即ち、先ず〔図（ａ）参照〕、従来方法と同様にシリコ
ン基板１に酸素をイオン注入（加速エネルギ１５０Ｋｅ
Ｖ、 ドーズ量２ ＸＩＯ”／ＣＩｌ＋） シテ、
基板１内に酸素注入層２を形成する。基板１内の注入酸
素の濃度分布は、第２図の曲線Ａの如くである。
ン基板１に酸素をイオン注入（加速エネルギ１５０Ｋｅ
Ｖ、 ドーズ量２ ＸＩＯ”／ＣＩｌ＋） シテ、
基板１内に酸素注入層２を形成する。基板１内の注入酸
素の濃度分布は、第２図の曲線Ａの如くである。
ここで酸素濃度が略１０２２／Ｃｌ１１の領域が酸素注
入層２となる。
入層２となる。
次いで〔図（ｂｌ参照〕、基板１の表面層に対してシリ
コンをイオン注入してシリコン注入層６を形成する。注
入条件は、加速エネルギーが３０ Ｋ ｅＶ、ドーズ量
が２Ｘ１０”／Ｃｕｌ！である。この注入による基板１
内の注入シリコンの濃度分布は第２図の曲線Ｂの如くで
あり、基板１の表面近傍の濃度は１０２１／Ｃ１１１を
越えて酸素濃度の数１０倍になる。
コンをイオン注入してシリコン注入層６を形成する。注
入条件は、加速エネルギーが３０ Ｋ ｅＶ、ドーズ量
が２Ｘ１０”／Ｃｕｌ！である。この注入による基板１
内の注入シリコンの濃度分布は第２図の曲線Ｂの如くで
あり、基板１の表面近傍の濃度は１０２１／Ｃ１１１を
越えて酸素濃度の数１０倍になる。
次いで〔図（Ｃ１参照〕、窒素雰囲気中で約１２５Ｆｃ
、約１０時間の熱処理を行う。さすれば酸素注入層２が
二酸化シリコン層３に変化し、二酸化シリコン層３の上
には、シリコン圧入層６の注入シリコンが基板１の結晶
に組み込まれたシリコン層１４ａが形成される。そして
このＳｏｌなるシリコン層４ａは、従来方法の場合より
酸素濃度が低く結晶性が向上している。
、約１０時間の熱処理を行う。さすれば酸素注入層２が
二酸化シリコン層３に変化し、二酸化シリコン層３の上
には、シリコン圧入層６の注入シリコンが基板１の結晶
に組み込まれたシリコン層１４ａが形成される。そして
このＳｏｌなるシリコン層４ａは、従来方法の場合より
酸素濃度が低く結晶性が向上している。
第３図は上記方法を利用して形成したＭＯＳトランジス
タを示す模式側断面図である。
タを示す模式側断面図である。
このトランジスタは、シリコン層４ａに直接形成されて
いる。そのため、ソース領域Ｓおよびドレイン領域りの
下面は二酸化シリコン層３に略達している。従ってこの
トランジスタは、動作時における空乏層ＤＬが完全に二
酸化シリコン層３に到達し、Ｓｏｌ利用の特徴である高
速化を確保している。その他の特性に関しては、シリコ
ン層４ａの結晶性が向上しているので、第５図図示のト
ランジスタに比して遜色ない。
いる。そのため、ソース領域Ｓおよびドレイン領域りの
下面は二酸化シリコン層３に略達している。従ってこの
トランジスタは、動作時における空乏層ＤＬが完全に二
酸化シリコン層３に到達し、Ｓｏｌ利用の特徴である高
速化を確保している。その他の特性に関しては、シリコ
ン層４ａの結晶性が向上しているので、第５図図示のト
ランジスタに比して遜色ない。
なお、ＳＩＭＯＸ法を用いてＳＯＩとして形成されたシ
リコン層４ａは、結晶性の向上によりバイポーラトラン
ジスタの形成にもそのまま使用することが出来る。
リコン層４ａは、結晶性の向上によりバイポーラトラン
ジスタの形成にもそのまま使用することが出来る。
また、上記実施例では、基板ｌの表面層に対するイオン
注入にシリコンを用いたが、■族であるならば他の半導
体例えばゲルマニウムなどを用いても同様にＳＯＩの酸
素濃度を低めて、トランジスタの形成に有利になること
は容易に理解出来る。
注入にシリコンを用いたが、■族であるならば他の半導
体例えばゲルマニウムなどを用いても同様にＳＯＩの酸
素濃度を低めて、トランジスタの形成に有利になること
は容易に理解出来る。
以上説明したように本発明の構成によれば、ＳＩＭＯＸ
法を用いた絶縁層上のＳｏｌの形成において、形成され
るＳｏｌの結晶性向上が図られて、そのＳＯＩにトラン
ジスタを直接形成することが可能になり、例えばＳｏｌ
の特徴である高速ＭＯＳトランジスタの形成にＳＩＭＯ
Ｘ法の適用を可能にさせる効果がある。
法を用いた絶縁層上のＳｏｌの形成において、形成され
るＳｏｌの結晶性向上が図られて、そのＳＯＩにトラン
ジスタを直接形成することが可能になり、例えばＳｏｌ
の特徴である高速ＭＯＳトランジスタの形成にＳＩＭＯ
Ｘ法の適用を可能にさせる効果がある。
第１図は本発明方法の実施例を示す工程順側面図（ａｌ
〜（Ｃ１、 第２何は基板におけるイオン注入の濃度分布図、第３図
は本発明方法を利用して形成したトランジスタ例を示す
模式側断面図、 第４図は従来方法を示す工程順側面図ｆａ） （ｂｌ、
第５図は従来方法を利用した場合の問題点説明図、 である。 図において、 １はシリコン基板、 ２は酸素注入層、 ３は二酸化シリコン層、 ４．４ａはシリコン層（Ｓｏｌ）、 ５は堆積シリコン層、 ６はシリコン注入層、 Ａ、Ｂは濃度分布曲線、 シＬは空乏層、 である。 桑 １ 図 あ２図 茅 ３ 図
〜（Ｃ１、 第２何は基板におけるイオン注入の濃度分布図、第３図
は本発明方法を利用して形成したトランジスタ例を示す
模式側断面図、 第４図は従来方法を示す工程順側面図ｆａ） （ｂｌ、
第５図は従来方法を利用した場合の問題点説明図、 である。 図において、 １はシリコン基板、 ２は酸素注入層、 ３は二酸化シリコン層、 ４．４ａはシリコン層（Ｓｏｌ）、 ５は堆積シリコン層、 ６はシリコン注入層、 Ａ、Ｂは濃度分布曲線、 シＬは空乏層、 である。 桑 １ 図 あ２図 茅 ３ 図
Claims (1)
- シリコン基板内に酸素注入層を形成する酸素イオン注入
工程と、該基板の表面層に対するIV族半導体イオン注入
工程と、注入された酸素の化合および注入されたIV族半
導体の結晶化のための熱処理工程とを含むことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15434186A JPH077748B2 (ja) | 1986-07-01 | 1986-07-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15434186A JPH077748B2 (ja) | 1986-07-01 | 1986-07-01 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS639940A true JPS639940A (ja) | 1988-01-16 |
| JPH077748B2 JPH077748B2 (ja) | 1995-01-30 |
Family
ID=15582032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15434186A Expired - Lifetime JPH077748B2 (ja) | 1986-07-01 | 1986-07-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077748B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63142655A (ja) * | 1986-11-26 | 1988-06-15 | エイ・ティ・アンド・ティ・コーポレーション | 埋込みＳｉＯ↓２層を含む装置の製造方法 |
| US5141879A (en) * | 1989-08-28 | 1992-08-25 | Herbert Goronkin | Method of fabricating a FET having a high trap concentration interface layer |
| WO1995018462A1 (fr) * | 1993-12-28 | 1995-07-06 | Nippon Steel Corporation | Procede et dispositif de fabrication d'un substrat a semi-conducteurs |
-
1986
- 1986-07-01 JP JP15434186A patent/JPH077748B2/ja not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63142655A (ja) * | 1986-11-26 | 1988-06-15 | エイ・ティ・アンド・ティ・コーポレーション | 埋込みＳｉＯ↓２層を含む装置の製造方法 |
| US5141879A (en) * | 1989-08-28 | 1992-08-25 | Herbert Goronkin | Method of fabricating a FET having a high trap concentration interface layer |
| WO1995018462A1 (fr) * | 1993-12-28 | 1995-07-06 | Nippon Steel Corporation | Procede et dispositif de fabrication d'un substrat a semi-conducteurs |
| EP0738004A1 (en) * | 1993-12-28 | 1996-10-16 | Nippon Steel Corporation | Method and device for manufacturing semiconductor substrate |
| EP0738004A4 (en) * | 1993-12-28 | 1997-04-16 | Nippon Steel Corp | METHOD AND DEVICE FOR MANUFACTURING A SEMICONDUCTOR SUBSTRATE |
| US5918151A (en) * | 1993-12-28 | 1999-06-29 | Nippon Steel Corporation | Method of manufacturing a semiconductor substrate and an apparatus for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH077748B2 (ja) | 1995-01-30 |
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