JPH0235777A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置及びその製造方法に関するもので、
特に低抵抗導電体膜によって構成される低抵抗化したゲ
ート電極を有するＭＯＳＦＥＴの電気的特性の改良に係
るものである。

従来の技術 ＭＯ８ＦＥＴ回路において、構成素子のｍｍ化が進み、
トランジスタ内部の電界強度が増加するにしたがい、ド
レイン近傍の電界に加速された高エネルギーのホットキ
ャリアが信頼性を低下させる。そこで、前記問題を防ぐ
ために１．ソースとドレイン領域の相対向した部分に低
濃度の不純物拡散領域を設けることで、電界の集中を緩
和するＬＤＤ法やＤＤＤ法を用いることが一般的手法と
なっている。しかし前記ＬＤＤ法では、ソース・ドレイ
ンの低濃度不純物領域の上にゲート電極が無いために、
前記低濃度不純物領域とゲート絶縁膜との間に蓄槽され
た電子を放出することができず、ホットキャリアの注入
による信頼性の低下を回避しきれない。そこで、第２図
に示すようなソース・ドレイン２９０の低濃度不純物領
域２８０の上部にもゲート電極２３０を形成して信頼性
を改善する方法が提案されている（第３４回春季応用物
理学会、講演番号２８ｐ−Ｄ−５，１９８７年）。

一方、高速なトランジスタを得るために、多結晶シリコ
ン膜でＪＲ成されたゲート電極」二に低抵抗導電体膜を
形成し、熱処理を施して、ゲート電極の低抵抗化をする
ことが一般的手段となってきている。例えば、低抵抗導
電体膜上して高融点金属あるいはそのシリサイドを、ゲ
ート電極でなる多結晶シリコン上に堆桔し、熱処理を施
すと、高融点金属あるいはそのシリサイドな容易に多結
晶ジノコンと反応して低抵抗化する。このようにして形
成された導電体膜のシール抵抗は約１〜１０Ω／口と低
く、ＭＯ８ＦＥ’ｌ”回路の高速化が期待できる。

発明が解決しようきする課題 しかし前記第２図の構造では、ゲート電極に多結晶シリ
コン電極２３０，２５０，２８５を用いているために抵
抗値が大き（なり、トランジスタの動作速度に悪影響を
及ぼしていた。この場合、抵抗値を低くするためにはゲ
ート電極の高さを増加させる方法が考えられるが、これ
は基板表面の凹凸を大きくすることになり多層配線を困
難にする。

また、ゲート電極を低抵抗化するために、第２図の上部
多結晶シリコン電（４２５０や、多結晶ジノコン側壁２
８５を、高融点金属やそのシリサイドなどの低抵抗導電
体膜に置き換える方法が考えなれる。（アイ・イ・イ・
イ　エレクトロン　デバイスレターズ’）　（ＩＥＥＥ
　ＥＩＥＣＴＲＯＮ　ＤＥＶＩＣＥ　ＬＥＴＴＥＩＩＳ
）、　ＶＯＬ、ＥＤＬ−８，Ｎｎ４．ＡＰＲＩＬ　　１
９８７）。一般に、多結晶シリコン膜で構成されたゲー
ト電極上に低抵抗導電体膜を形成し熱処理を施すと、多
結晶シリコン膜と低抵抗導電体膜との界面で相互の構成
原子が移動して界面付近が合金化し、低抵抗化する。し
かし、多結晶シリコン膜の結晶粒と結晶粒との界面、す
なわち結晶粒界ではシリコン原子相互の結合力が弱いた
めに、低抵抗導電体膜構成原子との原子の置換が結晶粒
内より速く進行し、結晶粒界に沿って針状の低抵抗導電
体が成長しゃすい。この針状の低抵抗導電体が大きくな
ると、ゲート電極下の絶縁膜を破るために、多結晶シリ
コンが低抵抗導電体膜と接している界面近傍で、ゲート
電極がシリコン基板と短絡し、トランジスタの信頼性お
よび製造歩留を下げる。

また、多結晶シリコンと上層の低抵抗導電体膜の間に、
反応バリア層を設けて、ゲート絶縁膜の耐圧歩留を向ト
させる方法も提案されている。

（第４８図秋季応用物理学会、講演番号１７ｐ−Ｑ−２
゜１９８７及び、アイ・イ・イ・イ　トランザクション
オン　エレクトロン　デバイスズ（ＩＥＥＥ　ＴＲＡＮ
ＳＡＣＴＩＯＮＳ　　ＯＮ　　ＥＬＥＣＴＩＩＯＮ　　
ＩＩＥＶＩＣＥＳ）、ＶＯＬ、Ｅロー３３．Ｎｎ４．Ａ
ＰＲｌｌ　１９８６）。しかし、この場合多結晶シリコ
ンと低抵抗導電体膜がゲートパターン全面で反応バリア
層を介して接している為、前記接触部の面積が大きくな
り、反応バリア層の反応抑制歩留がゲート絶縁膜の耐圧
歩留へ大きく影響する。

課題を解決するための手段 この問題を解決するために本発明は、ＭＯＳＦＥＴのゲ
ート電極を、ＬＤＤ領域（ソース・ドレインの低濃度不
純物領域）を完全に覆う下層の多結晶シリコン膜と、前
記多結晶シリコン上層の一部に形成した低抵抗導電体膜
の間に、シリコン酸化膜を設け、上層の低抵抗導電体膜
と下層の多結晶シリコン膜上面の接続を、バリアメタル
を用いて、上層の低抵抗導電体膜の側壁で行った構造に
することおよびその製造方法を提供することである。

作　　　用 本発明の方法により、低濃度不純物領域とゲート絶縁膜
との境界に注入されたホットキャリアを、低濃度不純物
領域上に形成した下層多結晶ジノコンゲート電極の作用
によって排出し、信頼性を向上することが可能となる。

さらに、注入されたホットキャリアがただちに排出され
るために、ゲート電極に電圧を加えた際に容易に低濃度
不純物領域に反転層を形成でき、結果としてソース電極
からゲート下を通りドレイン電極に至る領域の直流電気
抵抗を低減でき、トランジスタの実効的増幅率を向上で
きる。また同時に、低抵抗導電体膜と側壁のバリアメタ
ルの接触面積が小さい為、低抵抗導電体原子下部多結晶
シリコン部への拡散をバリアメタルで阻止する確率が高
くなる。このため、ゲート電極の低抵抗化が歩留りよく
安定してできるようになり、ＭＯ３ＦＥＴ回路の高速化
が可能となる。

実　　施　　例 以下、本発明の一実施例を、低抵抗導電体膜にタングス
テン膜を用いた場合について第１図を参照して詳細に説
明する。

（１）　　シリコン基板１００の一表面上に周知の選択
酸化法でフィールドシリコン酸化膜１１０を形成し、更
にアクティブ領域に薄いシリコン酸化膜１２０を形成す
る。

次いで、全面に約１１００ｎの多結晶シリコン膜１３０
を化学的気相成長法（ＣＶＤ）で形成し、しかる後、り
ん（Ｐ）等の不純物を拡散してその多結晶シリコン膜１
３０を低抵抗体にする。

この場合、ドープト多結晶シリコン膜という熱処理を行
うことによって低抵抗体になるものをＣｖＤによって成
長させれば、上記不純物拡散を省略してもよい。

次いで、反応阻止層とする約５０〜１１００ｎのシリコ
ン酸化膜を、たとえばＣＶＤ法で堆積し、さらに物理蒸
着法により約１１００ｎのタングステン膜１５０を堆積
した後、シリコン酸化膜１６０をＣＶＤ法で堆積する〔
第１図（ａ）〕。

（２）　　次いで、周知のホトリソ工程によってゲート
電極のレジストで形成したパターン１７０を形成し、こ
のレジストパターン１７０をマスクとして異方性ドライ
エツチングによってシリコン酸化膜１６０およびタング
ステン膜１５０をエツチングし、さらに前記マスクを用
いてシリコン酸化膜１４０をエツチングする。一般にド
ライエツチングにおいて、通常、多結晶シリコンのエツ
チング速度と、高融点金属またはそのシリサイドのエツ
チング速度にはほとんど差がなく、多結晶シリコン上面
に直接高融点金属が堆積されている場合、高融点金属の
み制御性よ（エツチングする事は困難である。しかし、
この場合、上層のタングステン膜１５０とシリコン酸化
膜１４０のエツチング選択比、および前記シリコン酸化
膜１４０と下層の多結晶シリコン膜１３０のエツチング
選択比をそれぞれ大きくすることが出来る為、下層の多
結晶シリコン１３０を残してエツチングすることが容易
に可能となる。次いで、前記レジストパターンで形成し
たパターン１７０をマスクとして約１０１３〜１０／ｃ
＋Ｊのリンをイオン注入し、シリコン基板１００に低濃
度不純物領域（Ｎ−領域〉１８０を形成する〔第１図（
ｂ）〕。

（３）前記レジストで形成したパターン１７０を除去し
た後、窒化チタンＩＩＩ　Ｌ　８５を形成する〔第１図
（Ｃ）〕。

（４）　　次いで、異方性ドライエツチングにより窒化
チタン膜１８５及び多結晶シリコン膜１３０をエツチン
グしく側壁形成）、次いで１０１５／ｃＪの砒素をイオ
ン注入し、ソース・ドレイン領域１９０を形成する（第
１図ω）〕。

（５）次いで、層間絶縁膜１９５を形成し、続いで熱処
理を行い、前記イオン注入された不純物を活性化する。

次いでレジストを用いて形成した所定のパターンをエツ
チングマスクとして、エツチング法でコンタクトホール
１９６を設け、その後、例えばスパッタ法によりアルミ
ニウム膜を形成し、周知のホトリソ技術を用いて所定の
アルミニウム電極パターン１９７を形成する〔第１図（
ｅ）〕。

以上の一連の工程によって、所望のＭＯＳＦＥＴか形成
できる。

本実施例において、低抵抗導電体膜としてタングステン
を用いたが、他の高融点金属やそのシリサイドであって
も良い。

発明の効果 本発明の方法により、ＬＤＤ領域（ソース・ドレインの
低濃度不純物領域）とゲート酸化膜の境界に注入された
ホットエレクトロンを、効果的に排出し、信頼性を向上
させ、また同時に、低抵抗導電体原子の下部多結晶シリ
コン電極への拡散を、シリコン酸化膜を用いた反応阻止
層とゲート側壁に形成したバリアメタル膜で阻止し、ゲ
ート電極の抵抗値を均一に低減し、ＭＯＳＦＥＴの動作
速度を向上させることが可能となる。

【図面の簡単な説明】

第１図は本発明の実施例を示す製造工程断面図、第２図
は従来例を示す断面構造図である。 ｌＯＯ・・・・・・シリコン基板、１２０・・・・・・
酸化膜、１３０・・・・・・多結晶シリコン膜、１４０
・・・・・・シリコン酸化膜、１５０・・・・・・タン
グステン膜、１．８０・・・・・・Ｎ″領域１８５・・
・・・・窒化チタン膜、１９０・・・・・・ソース・ド
レイン領域、１９６・・・・・・コンタクトホール、１
９７・・・・・・アルミニウム電極。 代理人の氏名　弁理士　粟野重孝　はか１名１図 ことｌ、ン ／１５０り称テン粟 第　ｌ　図 （０ン ／８５窒化チタン別（ （ｂ） １７θレジストノ迦ダーン （ｄ−ジ ｔａＳ覧化チタン１填 ｌｑＯソース　ドレイン領域

Claims (4)

【特許請求の範囲】
1. （１）ＭＯＳＦＥＴのゲート電極として、ＬＤＤ領域（
   ソース・ドレインの低濃度不純物領域）を完全に覆う下
   層の多結晶シリコン膜と、前記多結晶シリコン上面の一
   部に形成した低抵抗導電体膜の間に、シリコン酸化膜を
   設け、上層の低抵抗導電体膜と下層の多結晶シリコン膜
   上面の接続を、バリアメタルを用いて、上層の低抵抗導
   電体膜の側壁で行った構造を有することを特徴とする半
   導体装置。
2. （２）半導体基板の主面上に設けられたゲート絶縁膜上
   に、多結晶シリコン膜、第一のシリコン酸化膜、低抵抗
   導電体膜、第二のシリコン酸化膜を順に形成し、しかる
   後、前記第二のシリコン酸化膜、低抵抗導電体膜、第一
   のシリコン酸化膜を選択的に順に除去して第一のパター
   ンを形成する工程と、前記第一のパターンをマスクとし
   て前記半導体中に不純物を導入し、その後、前記第一の
   パターン側面にバリアメタル層を形成し、前記第一のパ
   ターンと前記バリアメタル層からなる第二のパターンを
   マスクとして前記多結晶シリコン膜を選択的に除去する
   工程と、前記第二のパターンをマスクとして前記半導体
   中に不純物を導入し、層間絶縁膜を設けた後、所定の部
   分に開孔部を設け、その後、所定のアルミニウム電極を
   形成する工程とを含むことを特徴とする半導体装置の製
   造方法。
3. （３）低抵抗導電体膜として、高融点金属およびそのシ
   リサイドを用いたことを特徴とする特許請求の範囲第２
   項記載の半導体装置の製造方法。
4. （４）バリアメタルとして、窒化チタンを用いたことを
   特徴とする特許請求の範囲第２項記載の半導体装置の製
   造方法。