JPH0234055A - セル誤同期検出方式 - Google Patents

セル誤同期検出方式

Info

Publication number
JPH0234055A
JPH0234055A JP63183508A JP18350888A JPH0234055A JP H0234055 A JPH0234055 A JP H0234055A JP 63183508 A JP63183508 A JP 63183508A JP 18350888 A JP18350888 A JP 18350888A JP H0234055 A JPH0234055 A JP H0234055A
Authority
JP
Japan
Prior art keywords
cell
section
synchronization
data
header
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63183508A
Other languages
English (en)
Inventor
Kazuyuki Tsuneyoshi
和幸 恒吉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP63183508A priority Critical patent/JPH0234055A/ja
Publication of JPH0234055A publication Critical patent/JPH0234055A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Data Exchanges In Wide-Area Networks (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Time-Division Multiplex Systems (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (発明の目的) (産業上の利用分野) 本発明は固定長の同期セルを用いてフレーム同期を確立
する伝送システムにおいて、誤同期を早期に検出するセ
ル誤同期検出方式に関する。
(従来の技術) 従来の伝送システムにおけるフレームフォーマットの一
例を第2図に示す。従来のフレーム同期方式においては
、周期的に伝送路上に同期情報を持つフレームビットを
出力し、そのフレームビットを検出することでフレーム
同期を確立している。
即ち、これはビット単位で同期をとる様な方式をとって
いる。このフレーム周期と伝送路上の誤り率と伝送効率
は、密接な関係にあり、伝送路上の誤り率が定まると、
伝送効率を最大にするフレーム周期が一意に決まる。し
かし、従来のフレーム同期方式ではフレーム周期が固定
となっているため。
誤り率の変化に対応できないと言う欠点がある。
そこで、フレーム同期のための情報を同期ビットではな
くセル(この同期情報を持つセルを今後同期セルと呼ぶ
)に持たせ、この同期セルを一定周期で送信することで
フレーム同期を確立する方式が考えられる。この方式で
はセルの同期セルの送出間隔を変化させることでフレー
ム周期を変化させることが可能であるが、同期情報とし
て1つのセルを用いるために情報ののった情報セルを送
る他に同期情報の送信を行わねばならないので伝送効率
の劣化が大きいと言う欠点が生じる。そこでこの欠点を
解消するために、同期セルの間隔を変化できると言う特
徴を生かし、通信すべき情報がないときを見計らって、
同期セルを送信することで伝送効率の劣化を押さえるこ
とが可能になる。
この方式を用いた場合、同期セルがどのタイミングで出
現するかを前もって知ることが不可能であるため、全て
のセルに対して同期セルであるかどうかの判定が必要に
なる。すなわち、誤同期状態にあるときに、一定周期で
同期セルを送信していた場合には、同期セルが次に出現
すべきところに偶然同期セルが出現した場合にのみ誤同
期状態が続くが、同期セルの間隔を可変とした場合、ど
こかのセルに偶然同期セルが出現した場合に、誤同期状
態が継続することになり、誤同期の状態が長く続くと言
う欠点があった。
(発明が解決しようとする課題) 以上述べたように、セルにより同期をとっているのでセ
ル単位毎に、同期セルか情報をのせるデータセルかを識
別しなければならない。もし、データセルであっても、
同期セルと同じビット列をもつセルであれば、同期セル
として間違って識別してしまい同期がずれていると判断
されてしまう。
また1周期的に送信されている同期セルが、伝送路や装
置等によるビット遅延により、少し同期がずれてしまう
場合が起ってもこの同期のずれを認識できないという欠
点があった。
本発明は、これらの点に鑑みてなされたものであり、予
め記憶しておいた同期セルのビットパターンと周期的に
連続して送信されてきた同期セルのビットパターンとを
比較して、4癲→婆嬶i4不一致が検出されたとき同期
はずれと判定するセル誤同期検出方式を提供することを
目的とするものである。
〔発明の構成〕
(課題を解決するための手段) 上記目的を達成するために本発明においては。
送信装置が、ヘッダ部とデータ部とからなるデータセル
を形成するデータセル形成部と、全ビットを同符号の値
に設定したヘッダ部とデータ部とからなる同期セルを形
成するための同期セル形成部と、この同期セル形成部で
形成された同期セルを一定の周期間隔で送信するための
送信部とを備えている。受信装置がこの送信装置の送信
部の出力を受け、同期セルを検出してフレーム同期を行
なうようにしているセル同期方式において、受信装置は
、同期状態から同期はずれの状態を検出する手段を備え
ている。この同期状態から同期はずれの状態を検出する
手段は、予め同期セルのヘッダ部とデータ部との値を記
憶しておくためのメモリダ部が不一致であり、データ部
が一致していると同期はずれの状態であると判定する判
定部とを備えていることを特徴とするものである。
(作 用) 送信装置では、データセル形成部で情報データセルが形
成される。また、同期セル形成部で全ビットが同符号の
値例えば、全ビット1という値に設定された同期セルが
形成される。そして、送信部からこの同期セルが一定の
周期間隔で送信される。受信装置では、送信装置から送
信された同期セルを検出して、同期をとる様にしている
。この様にして、同期がとれている状態がら伝送路や装
置の損失により同期はずれの状態になる場合が生じる。
この同期はずれの状態を検出するために、受信装置には
、同期状態から同期はずれの状態を検出する手段が備え
られている。この手段とは以下の様な動作をする。
メモリに予め記憶されている同期セルのヘッダ部とデー
タ部との値と、受信された同期セルのヘッダ部とデータ
部の値夫々とを比較部で比較する。
順次受信される同期セルについて比較部の比較が行なわ
れ、この比較部からの出力がヘッダ部が不一致であり、
データ部が一致しているとき、同期はずれであると判定
部によって判定させ−る。
以上の動作によって、セル単位の同期がずれているか否
かを識別できる。
(実施例) 本発明を適用した場合の伝送システムの一例を第1図に
示す。第1図には、送信装置1と受信装W2とが伝送路
を介して接続された図が示されている。第1図中の送信
装置1の同期セル形成部3にはデータセルにはでてとな
いビットパターンからなる同期セルのパターンが記憶さ
れており、同期セル形成部3は、そのパターンを参照す
ることで同期セルを生成するものである。送信装置1が
同期セルを送信するタイミングは次の2つの条件のうち
いずれかが満たされたときである。■送信側が出力すべ
きセルを持たない、■前回同期セルを送信した後に一定
時間が経過した。今システムが立ち上がったものとする
と、送信装置1では上記の動作に基づいて、送信部6か
ら同期セルに伝送路上に出力させる。この同期セルのパ
ターンは大きくヘッダ部とそれ以外の部分(今後この部
分をデータと呼ぶ)とからなっている、一方、データセ
ルも同様にヘッダ部とデータ部とから成っており、デー
タセルのヘッダ部のパターンは同期セルのヘッダ部のパ
ターンとは異なるものを夫々形成している。この同期セ
ルとは異なるヘッダ部のパターンはデータセル形成部5
中に登録されており、その登録されているパターンを参
照してデータセルを形成する。
次に送信装置1から送信されるセルを受けてからの受信
装置2の動作を説明する。以下、段数という言葉がでて
くるが、これは1例えばビット単位を表わすものである
。受信装置2には、伝送路上から入力された信号が蓄積
されるバッファ8と、バッファ8中のパターンを同期セ
ルのパターンと比較するヘッダ比較部9及びデータ比較
部10と。
バッファに1ビツトの信号を入力するのに必要な時間が
設定されているタイマ15と、バッファ8に1セルの信
号を入力するのに必要な時間が設定されているタイマ1
8と、同期セルの最大間隔が設定されているタイマ17
と、これらの各部を制御する制御部16とから成ってお
り、ヘッダ比較部9とデータ比較部10はタイマ15及
びタイマ18の制御の下にあって、この2つのタイマの
いずれかが起動した場合に、バッファ内のパターンの比
較を行う。
また、このバッファ8はシフトレジスタから構成されて
おり、その長さは1セル長に等しい。また、制御部は前
方保護の段数と後方保護の段数を蓄積する前方段数メモ
リ、後方段数メモリを持っている。
次に、システム立ち上げ時の動作を以下に述べる。制御
部16は、バッファ8中に何ビットの信号が蓄積されて
いるかを知る機能を持ち、伝送路上から入力した信号で
バッファが一杯になったかどうかを知る。−杯になった
段階でタイマ15の動作を開始させる。このタイマ15
の起動によって、ヘッダ比較部9及びデータ比較部10
はバッファ8中のパターンとの比較を行う。同期セルと
の比較は以下の手続きによる。同期セルのパターンは固
定であって、セルの先頭にあるヘッダ部とデータ部とか
ら成っており、ヘッダ部の比較をヘッダ比較部9が、デ
ータ部の比較をデータ比較部1oが行う。
これらの比較部は同期セルが持つヘッダ部、データ部の
パターンをその中に蓄積しており、そのパターンを参照
することで同期セルとの比較を行う。
その比較の結果は制御部16に入力され、制御部16は
その比較の結果に基づいて同期セルであるがどうかの判
定を行う。比較の結果同期セルと異なると判断された場
合制御部16は何の動作もとらない。
従って、ヘッダ比較部9及びデータ比較部10は、タイ
マ15の動作に基づき、バッファ8に1ビット信号が入
力される度に同期セルとのパターンの比較を行う、比較
の結果、同期セルと判断された場合1段同期が取れたも
のと見なし、後方段数メモリに1を設定し、タイマ15
を停止して、タイマ18を起動する。タイマ15の代わ
りにタイマ18を起動することで、これまで、バッファ
8に1ビット信号が入力される度に同期セルのパターン
との比較を行っていたのが、バッファ8の内容が1セル
分変化する度に、すなわち、バッファ8中に次のセルが
入力される度に同期セルのパターンとの比較を行うよう
になる。また、制御部16は、タイマ18と同時に、タ
イマ17をも起動する。バッファ8に新しいセルが入っ
てくるタイミングで同期セルとの比較を行い、かつ、そ
の結果同期セルと同一と判断された場合、後方段数メモ
リに1を加え、タイマ17をリセットする。その結果、
そのメモリの値が一定の値に達した場合、同期が取れた
ものとして、後方段数メモリに一定の値を設定して、通
話中の状態に移行する。後方段数メモリの値が一定の値
に達する前に同期セルのパターンの検出に失敗した場合
、後方段数メモリの値を1減少させる(この同期セルの
パターンの検出失政に関しては後で述べる)。その結果
メモリの値が0になった場合には、タイマ】8を停止し
て、タイマ15を起動し、再度立ち上げ時と同じ状態に
なる。但しこのとき、バッファ8中には既に1セル分の
信号が蓄積されているので、バッファ8が一杯になるの
を待つことはない、また、同期が取れている状態でも、
同期セルとのパターンの検出は継続して行い、同期セル
を検出する度に、前方段数メモリに1加え(但し、前方
段数メモリの内容が一定の値に達している場合は、加え
ない)、同期セルの検出に失敗する度に前方段数メモリ
から1減らす。
その結果、前方段数メモリの内容が0になった場合、後
方段数メモリの内容をOにリセットし、タイマ18を停
止して、タイマエ5を起動し、再度立ち上げ時と同じ状
態になる。但しこのとき、バッファ8中には既に1セル
分の信号が蓄積されているので、バッファ8が一杯にな
るのを待つことはない。
以上同期セルを用いた場合に、どのように同期を確立し
、どのようにして同期を外すかを説明した。引き続き、
制御部で同期セルと同一であると見なす過程、及び同期
セルの検出に失敗する過程を説明する。制御部16に対
してヘッダ比較部9とデータ比較部lOから比較の結果
が入力されると、それらの信号に応じて以下の動作を行
う、尚、ヘッダ比較部9、データ比較部10共に、バッ
ファ8中のパターンと自分が持つパターンとが一致した
場合にはONを、一致しなかった場合にはOFFを制御
部16に出力するものとする。
■ ヘッダ比較部の出力、データ比較部の出力ともON
このときはバッファ中にパターンは同期セルのパターン
と同一とする。
■ ヘッダ比較部の出力はON、  データ比較部の出
力はOFF 。
このときは同期セルの検出に成功したものとする。
■ ヘッダ比較部の出力はOFF。
このときは、データ比較部の出力によらず、何もしない
また上記■の状態が続き、 タイマ17がONになった
場合、同期セルの検出に失敗したものとする。
従って、1段同期が外れたと見なすのは、■一定時間経
過しても同期セルを検出できなかった場合、■ヘッダ部
は同期セルのパターンと同一であるが、データ部が同期
セルのパターンと同一ではない場合、の2つの場合であ
る。
次に、第2の実施例について第2図を用いて説明する。
送信装置1内の同期セル形成部3から前述した同期セル
のパターンにより同期セルが形成されクロック4に入力
される。クロック4では。
同期セルの送出時間間隔をおいて送信部6にこの同期セ
ルを送出する。一方、この同期セルと同期セルの間に、
データセル形成部5により形成された、情報データ等か
ら成るデータセルがデータセル形成部から送信部6に送
出され、これらのセルが送信部6から送信される。この
送信部6から送信されたセルは、受信装置2内の受信部
7で受信される、そして、受信部7で受信されたこれら
のセルは、バッファ8内に順次記憶されていく、バッフ
ァ8では同期セルをヘッダ部とデータ部に分割してこの
ヘッダ部はヘッダ比較部9へ、また。
データ部は、データ比較部10へ入力される。ヘッダ比
較部9及びデータ比較部10夫々には、送信装[1内の
同期セル形成部3で形成される同期セルのヘッダ部とデ
ータ部が予め記憶されており、これらヘッダ部とデータ
部がバッファ8から入力されたヘッダ部とデータ部と夫
々比較される。この比較の結果が前述した条件にあては
まる時に判定部11が同期はずれの状態であると判定し
て制御部12に、この旨を示す信号が送られる。この信
号が送られてくると、制御部12は、クロック13を制
御して、このクロック13により、バッファ8内に入力
される同期セルの検出時間を例えば、1ビット分の時間
づつシフトさせていく様に時間を調整する。以上の操作
を順次行なう毎に、ヘッダ比較部9とデータ比較部10
及び判定部11を動作させて。
同期のずれから同期状態にする様−順の制御を行なう0
以上の動作を行なわせるとヘッダ部とデータ部の一致、
不一致で同期ずれが識別できて、同期状態に補正するこ
とができる。
〔発明の効果〕
以上詳述してきたように、本発明によれば、本発明のシ
ステム内外の環境等により、少し同期がずれたり、同期
セルのビットパターンと同じビットパターンがデータセ
ル上に誤って表われたりしても、メモリ内に記憶されて
いるヘッダ部やデータ部と順次送信されてくる同期セル
夫々のヘッダ部やデータ部との一致、不一致により同期
はずれを判別している。だから、偶然の同期ずれやビッ
ト誤りによるデータセル上に同期セルと同じビットパタ
ーンが表われて、これを同期セルとして識別するなどの
誤った検出を少なくすることができる。従って、同期の
とれている状態から同期のはずれている状態になったこ
とを誤った判別がなされることなく、同期はずれを判定
することができる。また、同期セルの間隔を可変して、
どこかのセルに偶然同期セルが出現した場合でも同期ず
れを正確に検出できる。
【図面の簡単な説明】
第1図は本発明の一実施例を示した図、第2図は本発明
の他の実施例を示した図、第3図は従来例を示した図で
ある。 3・・・同期セル形成部 5・・・データセル形成部 8・・・バッファ 9・・・ヘッダ比較部 10・・・データ比較部 11、16・・・判定部 12・・・制御部 4.13・・・クロック 第1図 代理人 弁理士  則 近 憲 倍 量  松山光之 第3図

Claims (1)

  1. 【特許請求の範囲】 ヘッダ部とデータ部とからなるデータセルを形成するデ
    ータセル形成部と、全ビットを同符号の値に設定した前
    記ヘッダ部と前記データ部とからなる同期セルを形成す
    るための同期セル形成部と、この同期セル形成部で形成
    された前記同期セルを一定の周期間隔で送信するための
    送信部とを備えた送信装置と、この送信装置の前記送信
    部の出力を受け、前記同期セルを検出してフレーム同期
    を行なうようにした受信装置とを有するセル同期方式に
    おいて、 前記受信装置は、予め同期セルの前記ヘッダ部と前記デ
    ータ部との値を記憶しておくためのメモリと、前記送信
    装置から送られた前記同期セルの前記ヘッダ部と前記デ
    ータ部の値夫々と、前記メモリに記憶している前記ヘッ
    ダ部と前記データ部の値夫々とが一致しているか否かを
    比較する比較部と、 前記ヘッダ部が不一致でありかつ前記データ部が一致し
    ているとき、同期はずれの状態であると判定する判定部
    と、 を備えていることを特徴とするセル誤同期検出方式。
JP63183508A 1988-07-25 1988-07-25 セル誤同期検出方式 Pending JPH0234055A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP63183508A JPH0234055A (ja) 1988-07-25 1988-07-25 セル誤同期検出方式

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63183508A JPH0234055A (ja) 1988-07-25 1988-07-25 セル誤同期検出方式

Publications (1)

Publication Number Publication Date
JPH0234055A true JPH0234055A (ja) 1990-02-05

Family

ID=16137066

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63183508A Pending JPH0234055A (ja) 1988-07-25 1988-07-25 セル誤同期検出方式

Country Status (1)

Country Link
JP (1) JPH0234055A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5852728A (en) * 1995-01-12 1998-12-22 Hitachi, Ltd. Uninterruptible clock supply apparatus for fault tolerant computer system
CN102238393A (zh) * 2010-04-30 2011-11-09 北京中星微电子有限公司 一种音频码流的重同步方法及重同步装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5852728A (en) * 1995-01-12 1998-12-22 Hitachi, Ltd. Uninterruptible clock supply apparatus for fault tolerant computer system
CN102238393A (zh) * 2010-04-30 2011-11-09 北京中星微电子有限公司 一种音频码流的重同步方法及重同步装置

Similar Documents

Publication Publication Date Title
US4225960A (en) Automatic synchronizing system for digital asynchronous communications
JP2578334B2 (ja) デイジタル伝送方式
GB1566320A (en) Data transmission system
WO1994020898A1 (en) De-skewer for serial data bus
JPH0234055A (ja) セル誤同期検出方式
US7349511B2 (en) Synchronous network
JP3048504B2 (ja) 信号検出回路及びフレーム同期回路
JPH08256164A (ja) 通信システム
EP0954915A2 (en) Frame alignment
JPH0332122Y2 (ja)
JPH0221183B2 (ja)
JPH083110Y2 (ja) 選択呼び出し信号受信機
EP1480370B1 (en) Transmission data frame synchronization method and transmission data frame synchronization circuit
JP2596357B2 (ja) バーストデータ伝送方法及び装置
JPH0644757B2 (ja) フレ−ム同期方式
JPH0129470B2 (ja)
JPH05336099A (ja) Atmセル先頭同期方法
JPH01120924A (ja) フレーム同期回路
JP2859241B2 (ja) Atmスイッチの再同期確立回路
JPH08204693A (ja) フレーム同期回路
JPH04329727A (ja) 装置間フレーム同期方式
JPH07235920A (ja) フレーム同期回路
JPS6328141A (ja) 光受信器のアラ−ム検出方式
JPH04335729A (ja) フレーム同期回路
JPS62200837A (ja) フレーム同期検出装置