JPH0233960A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0233960A JPH0233960A JP18410988A JP18410988A JPH0233960A JP H0233960 A JPH0233960 A JP H0233960A JP 18410988 A JP18410988 A JP 18410988A JP 18410988 A JP18410988 A JP 18410988A JP H0233960 A JPH0233960 A JP H0233960A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
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- Connecting Device With Holders (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にピングリットアレイ（
ＰＧＡ）型パッケージを有する半導体装置に関する。
ＰＧＡ）型パッケージを有する半導体装置に関する。
従来、ラミネート型セラミックを用いたＰＧＡ型パッケ
ージの半導体装置は、第７図に示すように、必要な配線
等を印刷した複数の層のセラミックを積層した後焼成し
てパッケージ本体１１を形成している。その上で内部リ
ード１３等の配線にＮｉメツキを施し、かつパッケージ
本体１１の裏面又は表面の所要箇所に鉄−Ｎｉを主体と
する金属からなる外部リード１２をＡ ｇ −Ｃｕロウ
材を用いて取り付けている。その後、再びＮｉメツキを
し、Ａｕメツキで仕上げた構成となっている。
ージの半導体装置は、第７図に示すように、必要な配線
等を印刷した複数の層のセラミックを積層した後焼成し
てパッケージ本体１１を形成している。その上で内部リ
ード１３等の配線にＮｉメツキを施し、かつパッケージ
本体１１の裏面又は表面の所要箇所に鉄−Ｎｉを主体と
する金属からなる外部リード１２をＡ ｇ −Ｃｕロウ
材を用いて取り付けている。その後、再びＮｉメツキを
し、Ａｕメツキで仕上げた構成となっている。
そして、このパッケージ本体１１の中央凹部に半導体素
子１４を搭載し、かつ焼成メタライズされた内部リード
１３にボンディングワイヤ１５により接続して外部リー
ド１２に電気接続し、キャンプ１６を封止材１７により
気密封止して半導体装置を構成している。
子１４を搭載し、かつ焼成メタライズされた内部リード
１３にボンディングワイヤ１５により接続して外部リー
ド１２に電気接続し、キャンプ１６を封止材１７により
気密封止して半導体装置を構成している。
このパッケージ構造の半導体装置を実装する場合には、
実装基板２１に設けた複数個の透孔２２内に外部リード
１２を夫々挿入し、半田付けすることにより機械的、電
気的な接続を行っている。
実装基板２１に設けた複数個の透孔２２内に外部リード
１２を夫々挿入し、半田付けすることにより機械的、電
気的な接続を行っている。
なお、１８は外部リード１２の挿入位置を決めるストッ
パである。
パである。
上述した従来のＰＧＡタイプの半導体装置は、パッケー
ジ本体１１の下面に取着された外部り一ド１２が直径０
．４〜０．４６ｍｍ、長・さ３．８〜６．０ ｍｍのピ
ン形状に形成されている。このため、半導体装置の組立
工程及び検査工程において、外部リード１２は非常に曲
がり易（、その取り扱いが面倒であるとともに、曲げが
生じて半導体装置の歩留りが低下されるという問題があ
る。
ジ本体１１の下面に取着された外部り一ド１２が直径０
．４〜０．４６ｍｍ、長・さ３．８〜６．０ ｍｍのピ
ン形状に形成されている。このため、半導体装置の組立
工程及び検査工程において、外部リード１２は非常に曲
がり易（、その取り扱いが面倒であるとともに、曲げが
生じて半導体装置の歩留りが低下されるという問題があ
る。
また、この種の半導体装置には、外部リードをパッケー
ジ本体の上面に配設したもの（このタイプをフェイスダ
ウン： Ｆ／Ｄと言う。因みに第７図に示したものはフ
ェイスアップ： Ｆ／Ｕという）がある。しかしながら
、この種のものは、半導体素子を搭載する際のワイヤボ
ンディング工程において問題が生じる。
ジ本体の上面に配設したもの（このタイプをフェイスダ
ウン： Ｆ／Ｄと言う。因みに第７図に示したものはフ
ェイスアップ： Ｆ／Ｕという）がある。しかしながら
、この種のものは、半導体素子を搭載する際のワイヤボ
ンディング工程において問題が生じる。
即ち、セラミックパッケージを用いた半導体装置に多く
用いられるワイヤボンディング方法は、主にアルミニウ
ム等のボンディングワイヤの超音波ボンディングである
。このボンディング方法は、ボンディングワイヤを斜め
後方から供給するためボンディングエリアの上方周囲は
大きく開放されていなければならない。しかし、このＰ
ＧＡ−Ｆ／Ｄタイプの半導体装置では、素子及びパッケ
ージの内部リード周囲にまで外部リードが格子状に林立
しているため、ボンディングワイヤと外部リードピンが
干渉を起こしたり、またボンディングワイヤを掴んだり
引っ張る機能を有するクランパーに外部リードが当たっ
て正常なワイヤボンディングができないという不具合を
生じている。
用いられるワイヤボンディング方法は、主にアルミニウ
ム等のボンディングワイヤの超音波ボンディングである
。このボンディング方法は、ボンディングワイヤを斜め
後方から供給するためボンディングエリアの上方周囲は
大きく開放されていなければならない。しかし、このＰ
ＧＡ−Ｆ／Ｄタイプの半導体装置では、素子及びパッケ
ージの内部リード周囲にまで外部リードが格子状に林立
しているため、ボンディングワイヤと外部リードピンが
干渉を起こしたり、またボンディングワイヤを掴んだり
引っ張る機能を有するクランパーに外部リードが当たっ
て正常なワイヤボンディングができないという不具合を
生じている。
本発明は外部リード曲がりを防止するとともに、Ｆ／Ｄ
タイプにおけるワイヤボンディング作業の容易化を可能
とする半導体装置を提供することを目的としている。
タイプにおけるワイヤボンディング作業の容易化を可能
とする半導体装置を提供することを目的としている。
本発明の半導体装置は、パッケージ本体の上面又は下面
に、パッケージ本体に設けた内部リード等に電気的に接
続された複数個のピンソケットを格子状に配列して取着
しており、このピンソケットは電気的かつ機械的に接続
される外部リードビンを着脱可能に構成している。
に、パッケージ本体に設けた内部リード等に電気的に接
続された複数個のピンソケットを格子状に配列して取着
しており、このピンソケットは電気的かつ機械的に接続
される外部リードビンを着脱可能に構成している。
上述した構成では、パッケージ本体にはピンソケットが
取着されるのみであり、細く長い外部リードは取着され
ていないので、組立等における外部リードの曲がりを防
止する。また、Ｆ／Ｄタイプの半導体装置において半導
体素子の周囲に外部リードが林立することがなく、ワイ
ヤボンディング作業の容易化を可能とする。
取着されるのみであり、細く長い外部リードは取着され
ていないので、組立等における外部リードの曲がりを防
止する。また、Ｆ／Ｄタイプの半導体装置において半導
体素子の周囲に外部リードが林立することがなく、ワイ
ヤボンディング作業の容易化を可能とする。
次に、本発明を図面を参照して説明する。
第１図は本発明をＦ／Ｕタイプの半導体装置に適用した
一実施例の縦断面図である。図において、セラミックを
積層しかつ焼成して形成したパッケージ本体１は中央部
に半導体素子４を搭載する凹部を有し、この凹部に臨ん
で内部リード３を形成している。また、パッケージ本体
１の下面には、ピンソケット８を格子状に配列し、半田
等によって前記内部リード３に電気的に接続した状態で
パッケージ本体１に機械的に接続している。
一実施例の縦断面図である。図において、セラミックを
積層しかつ焼成して形成したパッケージ本体１は中央部
に半導体素子４を搭載する凹部を有し、この凹部に臨ん
で内部リード３を形成している。また、パッケージ本体
１の下面には、ピンソケット８を格子状に配列し、半田
等によって前記内部リード３に電気的に接続した状態で
パッケージ本体１に機械的に接続している。
このピンソケット８は、第２図（ａ）に拡大断面を示す
ように、パッケージ本体１に取着されるアウタースリー
ブ８ａの中にスプリング機能を有したインナーコンタク
ト８ｂを内蔵している。そして、第１図及び第２図（ｂ
）のように、このピンソケット８内に外部リードビン２
を挿入して電気的かつ機械的に接続できるように構成し
ている。
ように、パッケージ本体１に取着されるアウタースリー
ブ８ａの中にスプリング機能を有したインナーコンタク
ト８ｂを内蔵している。そして、第１図及び第２図（ｂ
）のように、このピンソケット８内に外部リードビン２
を挿入して電気的かつ機械的に接続できるように構成し
ている。
したがって、この構成では、パッケージ本体１の凹部内
に半導体素子４を搭載し、ボンディングワイヤ５によっ
て内部リード３に電気接続し、キャップ６を封止材７で
気密封止することにより、第１図の半導体装置を構成で
きる。そして、この半導体装置を実装する場合には、第
３図に示すように実装基板２１に設けた透孔２２に予め
外部リードビン２Ａを挿通かつ半田付けして立設してお
き、この外部リードビン２Ａの先端にピンソケット８を
嵌合し、電気的かつ機械的な接続を実現する。
に半導体素子４を搭載し、ボンディングワイヤ５によっ
て内部リード３に電気接続し、キャップ６を封止材７で
気密封止することにより、第１図の半導体装置を構成で
きる。そして、この半導体装置を実装する場合には、第
３図に示すように実装基板２１に設けた透孔２２に予め
外部リードビン２Ａを挿通かつ半田付けして立設してお
き、この外部リードビン２Ａの先端にピンソケット８を
嵌合し、電気的かつ機械的な接続を実現する。
したがって、この構成では、半導体装置は通常では第３
図に示すように、パッケージ本体１の下面にピンソケッ
ト８を配設した構成であり、細くかつ長い外部リードが
存在していないので、組立工程や検査工程を行っても、
外部リードの曲げによる不良が発生することはなく、製
造歩留りを改善できる。また、実装基板２１には予め外
部り−ドビン２Ａを立設しているので、半導体装置の実
装時には半田付は工程は不要であり、実装の容易化、迅
速化を達成できる。
図に示すように、パッケージ本体１の下面にピンソケッ
ト８を配設した構成であり、細くかつ長い外部リードが
存在していないので、組立工程や検査工程を行っても、
外部リードの曲げによる不良が発生することはなく、製
造歩留りを改善できる。また、実装基板２１には予め外
部り−ドビン２Ａを立設しているので、半導体装置の実
装時には半田付は工程は不要であり、実装の容易化、迅
速化を達成できる。
また、半導体装置の検査時には、ピンソケット８に直接
テスター針等を接触又は挿入させて電気接続を行うこと
もでき、外部リードが存在しない状態でも従来の半導体
装置と同様に検査を行うことができる。
テスター針等を接触又は挿入させて電気接続を行うこと
もでき、外部リードが存在しない状態でも従来の半導体
装置と同様に検査を行うことができる。
第４図は本発明の他の実施例の断面図であり、Ｆ／Ｄタ
イプの半導体装置に本発明を適用した例を示している。
イプの半導体装置に本発明を適用した例を示している。
なお、第１図乃至第３図と同一部分には同一符号を付し
である。
である。
この実施例では、パッケージ本体１の上面の凹部の周囲
位置に複数個のピンソケット８を格子状に配列し半田に
より固定している。
位置に複数個のピンソケット８を格子状に配列し半田に
より固定している。
この実施例では、半導体素子４を搭載し、ボンディング
ワイヤ５で内部リード３に電気接続し、キャップ６を封
止材７で封止することにより、第４図の状態の半導体装
置として完成される。
ワイヤ５で内部リード３に電気接続し、キャップ６を封
止材７で封止することにより、第４図の状態の半導体装
置として完成される。
この構成では、第５図に示すように、ピンソケット８に
外部リード２を挿入することにより、これまでのＦ／Ｄ
タイプの半導体装置と同様に構成できる。また、第３図
に示したように、実装基板２１に予め外部リードビン２
Ａを半田付けしておけば、第４図の構成の半導体装置を
上面を下側に向けて、即ちフェースダウン状態にしてピ
ンソケット８に外部リードビン２Ａを挿入させることに
より、実装を行うこともできる。
外部リード２を挿入することにより、これまでのＦ／Ｄ
タイプの半導体装置と同様に構成できる。また、第３図
に示したように、実装基板２１に予め外部リードビン２
Ａを半田付けしておけば、第４図の構成の半導体装置を
上面を下側に向けて、即ちフェースダウン状態にしてピ
ンソケット８に外部リードビン２Ａを挿入させることに
より、実装を行うこともできる。
また、この構成では、その組立工程の１つであるワイヤ
ボンディング工程においては、第６図に示すように、半
導体素子４や内部リード３の周囲に外部リードが林立し
ていないために、超音波ボンディング装置（ホーン２３
．クランパ２４．ボンディングツール２５等）を斜め上
方からパッケージ本体１の内部リード３や半導体素子４
に近接させることが可能となり、ワイヤボンディング作
業を極めて容易に行うことが可能となる。
ボンディング工程においては、第６図に示すように、半
導体素子４や内部リード３の周囲に外部リードが林立し
ていないために、超音波ボンディング装置（ホーン２３
．クランパ２４．ボンディングツール２５等）を斜め上
方からパッケージ本体１の内部リード３や半導体素子４
に近接させることが可能となり、ワイヤボンディング作
業を極めて容易に行うことが可能となる。
なお、第１図及び第４図のいずれの実施例においても、
ピンソケット８と外部リードビン２Ａとを着脱させるこ
とにより、半導体装置の実装とともにその離脱も容易に
行うことができる。
ピンソケット８と外部リードビン２Ａとを着脱させるこ
とにより、半導体装置の実装とともにその離脱も容易に
行うことができる。
［発明の効果〕
以上説明したように本発明は、パッケージ本体にピンソ
ケットのみを取着し、実装時等においては外部リードを
このピンソケットに挿入させて使用するように構成して
いるので、半導体装置の組立又は検査工程時に外部リー
ドに曲げが生じることが防止でき、歩留りを向上できる
。また、実装時には実装基板側に予め設けた外部リード
ビンにピンソケットを挿入させるだけでよく、実装を極
めて容易に行うことができる。更に、実装基板に対して
半導体装置を着脱可能としているため、比較的高価な半
導体装置専用のソケットが不要となり、しかも従来のソ
ケットを用いるタイプに比較して高さ方向の実装密度を
向上することができる。
ケットのみを取着し、実装時等においては外部リードを
このピンソケットに挿入させて使用するように構成して
いるので、半導体装置の組立又は検査工程時に外部リー
ドに曲げが生じることが防止でき、歩留りを向上できる
。また、実装時には実装基板側に予め設けた外部リード
ビンにピンソケットを挿入させるだけでよく、実装を極
めて容易に行うことができる。更に、実装基板に対して
半導体装置を着脱可能としているため、比較的高価な半
導体装置専用のソケットが不要となり、しかも従来のソ
ケットを用いるタイプに比較して高さ方向の実装密度を
向上することができる。
なお、本発明者の検討によれば、本発明の半導体装置で
は組立て、検査時における外部リードビンの曲がりを未
然に防止することにより、歩留りを５〜１０％向上する
ことができた。
は組立て、検査時における外部リードビンの曲がりを未
然に防止することにより、歩留りを５〜１０％向上する
ことができた。
第１図は本発明の一実施例の断面図、第２図（ａ）はピ
ンソケットの拡大断面図、第２図（ｂ）は外部リードを
挿入した状態のピンソケットの拡大断面図、第３図は第
１図の半導体装置を実装する状態を示す断面図、第４図
は本発明の他の実施例の断面図、第５図は外部リードを
取着した状態の断面図、第６図は第４図の半導体装置に
おけるワイヤボンディング工程を示す断面図、第７図は
従来の半導体装置を実装する状態を示す断面図である。 １・・・パッケージ本体、２，２Ａ・・・外部リードビ
ン、３・・・内部リード、４・・・半導体素子、５・・
・ボンディングワイヤ、６・・・キャップ、７・・・封
止材、８・・・ピンソケット、１１・・・パッケージ本
体、１２・・・外部リード、１３・・・内部リード、１
４・・・半導体素子、１５・・・ボンディングワイヤ、
１６・・・キャップ、１７・・・封止材、１８・・・ス
トッパ、２１・・・実装基板、２２・・・透孔、 ２３・・・ホーン、 ２４・・・クランパ、 ２５・・・ボンディングツール。 第 図 第２ 図 （ａ） （ｂ） 第４ 図 第６ 図 第７ 図
ンソケットの拡大断面図、第２図（ｂ）は外部リードを
挿入した状態のピンソケットの拡大断面図、第３図は第
１図の半導体装置を実装する状態を示す断面図、第４図
は本発明の他の実施例の断面図、第５図は外部リードを
取着した状態の断面図、第６図は第４図の半導体装置に
おけるワイヤボンディング工程を示す断面図、第７図は
従来の半導体装置を実装する状態を示す断面図である。 １・・・パッケージ本体、２，２Ａ・・・外部リードビ
ン、３・・・内部リード、４・・・半導体素子、５・・
・ボンディングワイヤ、６・・・キャップ、７・・・封
止材、８・・・ピンソケット、１１・・・パッケージ本
体、１２・・・外部リード、１３・・・内部リード、１
４・・・半導体素子、１５・・・ボンディングワイヤ、
１６・・・キャップ、１７・・・封止材、１８・・・ス
トッパ、２１・・・実装基板、２２・・・透孔、 ２３・・・ホーン、 ２４・・・クランパ、 ２５・・・ボンディングツール。 第 図 第２ 図 （ａ） （ｂ） 第４ 図 第６ 図 第７ 図
Claims (1)
- １、セラミック等で形成したパッケージ本体の上面又は
下面に、パッケージ本体に設けた内部リード等に電気的
に接続された複数個のピンソケットを格子状に配列して
取着し、このピンソケットは電気的かつ機械的に接続さ
れる外部リードピンを着脱可能に構成したことを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18410988A JPH0233960A (ja) | 1988-07-23 | 1988-07-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18410988A JPH0233960A (ja) | 1988-07-23 | 1988-07-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0233960A true JPH0233960A (ja) | 1990-02-05 |
Family
ID=16147546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18410988A Pending JPH0233960A (ja) | 1988-07-23 | 1988-07-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0233960A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06349553A (ja) * | 1993-06-04 | 1994-12-22 | Japan Aviation Electron Ind Ltd | 板状回路パッケージ |
| JP2003009457A (ja) * | 2001-06-18 | 2003-01-10 | Nidec Copal Corp | 軸流ファンモータ |
| JP2004282072A (ja) * | 2003-03-14 | 2004-10-07 | General Electric Co <Ge> | インタポーザ、インタポーザパッケージ、及びそれらを使用したデバイス組立体 |
| CN108630619A (zh) * | 2018-04-19 | 2018-10-09 | 如皋市大昌电子有限公司 | 一种高压大功率碳化硅肖特基整流桥及其制备方法 |
| CN108630616A (zh) * | 2018-04-19 | 2018-10-09 | 如皋市大昌电子有限公司 | 一种贴片式高压硅堆及其生产工艺 |
-
1988
- 1988-07-23 JP JP18410988A patent/JPH0233960A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06349553A (ja) * | 1993-06-04 | 1994-12-22 | Japan Aviation Electron Ind Ltd | 板状回路パッケージ |
| JP2003009457A (ja) * | 2001-06-18 | 2003-01-10 | Nidec Copal Corp | 軸流ファンモータ |
| JP2004282072A (ja) * | 2003-03-14 | 2004-10-07 | General Electric Co <Ge> | インタポーザ、インタポーザパッケージ、及びそれらを使用したデバイス組立体 |
| CN108630619A (zh) * | 2018-04-19 | 2018-10-09 | 如皋市大昌电子有限公司 | 一种高压大功率碳化硅肖特基整流桥及其制备方法 |
| CN108630616A (zh) * | 2018-04-19 | 2018-10-09 | 如皋市大昌电子有限公司 | 一种贴片式高压硅堆及其生产工艺 |
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