JPH0230169A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0230169A JPH0230169A JP18106488A JP18106488A JPH0230169A JP H0230169 A JPH0230169 A JP H0230169A JP 18106488 A JP18106488 A JP 18106488A JP 18106488 A JP18106488 A JP 18106488A JP H0230169 A JPH0230169 A JP H0230169A
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- Japan
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
搭載基板に実装された時に専有面積が小さく高密度に搭
載が可能な半導体装置に関し、搭載時の専有面積が小さ
く、かつ端子数を多くとれるパッケージを備えた半導体
装置を提供することを目的とし、 パッケージ内に収容された半導体チップを搭載基板に接
続する複数のリードが、該半導体チップの主面と平行方
向にパッケージの１側面６と導出されさらにその先端が
前記導出の方向と直角な同一面となるように曲折されて
表面実装用の接続バッドもしくは接続端子に形成された
構成である。
載が可能な半導体装置に関し、搭載時の専有面積が小さ
く、かつ端子数を多くとれるパッケージを備えた半導体
装置を提供することを目的とし、 パッケージ内に収容された半導体チップを搭載基板に接
続する複数のリードが、該半導体チップの主面と平行方
向にパッケージの１側面６と導出されさらにその先端が
前記導出の方向と直角な同一面となるように曲折されて
表面実装用の接続バッドもしくは接続端子に形成された
構成である。
本発明は、半導体集積回路のパッケージに係り、特に搭
載基板に実装された時に専有面積が小さく高密度に搭載
が可能な半導体装置に関する。
載基板に実装された時に専有面積が小さく高密度に搭載
が可能な半導体装置に関する。
半導体集積回路ではその集積度が増大すると通常は外部
引出し端子数が増大する。これをプリント仮などの搭載
基板に信頼度よく接続するためには、隣接端子間に所定
の間隔が必要であり、成る程度の周辺長を必要とするの
でパッケージが大型化する。
引出し端子数が増大する。これをプリント仮などの搭載
基板に信頼度よく接続するためには、隣接端子間に所定
の間隔が必要であり、成る程度の周辺長を必要とするの
でパッケージが大型化する。
従来外部接続端子数の多い半導体装置のパッケージとし
ては、半導体チップの主面と平行な面内の２つまたは４
つの側面から、パッケージの外部へリード端子が導出し
さらに、直角に下方に曲げられて先端にＬ字状の表面接
続端子部が形成さたフラットバック型やＱ Ｆ Ｐ （
Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）型が用いられて
いる。また最近では、セラミックパッケージの下面の周
縁部に複数の接続バンドを有し、表面実装されるＬ Ｃ
Ｃ（Ｌｅｅｄｌｅｓｓ Ｃｈｉｐ Ｃａｒｒｉｅｒ：リ
ードレスチップキャリヤ）型のパッケージも用いられる
ようになった。
ては、半導体チップの主面と平行な面内の２つまたは４
つの側面から、パッケージの外部へリード端子が導出し
さらに、直角に下方に曲げられて先端にＬ字状の表面接
続端子部が形成さたフラットバック型やＱ Ｆ Ｐ （
Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）型が用いられて
いる。また最近では、セラミックパッケージの下面の周
縁部に複数の接続バンドを有し、表面実装されるＬ Ｃ
Ｃ（Ｌｅｅｄｌｅｓｓ Ｃｈｉｐ Ｃａｒｒｉｅｒ：リ
ードレスチップキャリヤ）型のパッケージも用いられる
ようになった。
これらのパッケージは搭載基板にリード端子挿入用のス
ルーホールを必要としない表面実装方式であるため、リ
ード端子の間隔をつめることができパッケージの限られ
た周辺長で端子数を多くとれる。
ルーホールを必要としない表面実装方式であるため、リ
ード端子の間隔をつめることができパッケージの限られ
た周辺長で端子数を多くとれる。
しかしこれらのパッケージはいずれも搭載基板上にねか
せて（即ち表面積最大の面が搭載基板に接するように）
実装されるため基板上での専有面積が大きくなり、高密
度実装に対する制約となる。
せて（即ち表面積最大の面が搭載基板に接するように）
実装されるため基板上での専有面積が大きくなり、高密
度実装に対する制約となる。
そこで搭載基板上での専有面積を減らすために、パッケ
ージの１側面部に外部接続リード端子を配設することに
よって、搭載基板面上に垂直にパッケージを搭載するＳ
Ｉ Ｐ （Ｓｉｎｇｌｅ Ｉｎ−１ｉｎｅ Ｐａｃｋ
ａｇｅ ）型やＺ Ｉ Ｐ （Ｚｉｇ−ｚａｇ Ｉｎ−
１ｉｎｅ Ｐａｃｋａｇｅ）型のパッケージが用いられ
ることも多い。この場合は表面実装型でないため、搭載
基板にリード端子挿入用のスルーホールを設ける必要が
あるため、端子密度をあまり高くすることができず、端
子数が制約される。
ージの１側面部に外部接続リード端子を配設することに
よって、搭載基板面上に垂直にパッケージを搭載するＳ
Ｉ Ｐ （Ｓｉｎｇｌｅ Ｉｎ−１ｉｎｅ Ｐａｃｋ
ａｇｅ ）型やＺ Ｉ Ｐ （Ｚｉｇ−ｚａｇ Ｉｎ−
１ｉｎｅ Ｐａｃｋａｇｅ）型のパッケージが用いられ
ることも多い。この場合は表面実装型でないため、搭載
基板にリード端子挿入用のスルーホールを設ける必要が
あるため、端子密度をあまり高くすることができず、端
子数が制約される。
以上説明した如く、従来のＱＦＰやＬＣＣのパッケージ
では搭載時の専有面積が大きくなり基板に高密度に搭載
することができないし、またＳＩＰやＺＩＰは、プリン
ト配線基板にリード端子挿入用のスルーホールを必要と
するので、端子密度を小さくするすることができず端子
数を多くとれない。従って端子数の多い半導体装置を高
密度に搭載基板に実装しようとする場合には、上記いず
れかのパッケージでは不十分であるという問題点があっ
た。
では搭載時の専有面積が大きくなり基板に高密度に搭載
することができないし、またＳＩＰやＺＩＰは、プリン
ト配線基板にリード端子挿入用のスルーホールを必要と
するので、端子密度を小さくするすることができず端子
数を多くとれない。従って端子数の多い半導体装置を高
密度に搭載基板に実装しようとする場合には、上記いず
れかのパッケージでは不十分であるという問題点があっ
た。
そこで本発明は両者を結合させることによって上記問題
点を解決するもので、搭載時の専有面積が小さく、かつ
端子数を多くとれるパッケージを備えた半導体装置を提
供することを目的とする。
点を解決するもので、搭載時の専有面積が小さく、かつ
端子数を多くとれるパッケージを備えた半導体装置を提
供することを目的とする。
上記の問題点は、
パッケージ内に収容された半導体チップを搭載基板に接
続する複数のリードが、該半導体チップの主面と平行方
向にパッケージの一側面に導出されさらにその先端が前
記導出の方向と直角な同一面となるように曲折されて表
面実装用の接続パッドもしくは接続端子に形成されてい
ることを特徴とする本発明の半導体装置により解決され
る。
続する複数のリードが、該半導体チップの主面と平行方
向にパッケージの一側面に導出されさらにその先端が前
記導出の方向と直角な同一面となるように曲折されて表
面実装用の接続パッドもしくは接続端子に形成されてい
ることを特徴とする本発明の半導体装置により解決され
る。
全部のリードがパッケージの−の側面に導出しているの
で、パッケージを搭載基板に立てて実装されるため、１
個当たりの専有面積が小さくなり実装密度を向上させる
ことができる。
で、パッケージを搭載基板に立てて実装されるため、１
個当たりの専有面積が小さくなり実装密度を向上させる
ことができる。
また搭載基板への接続部として基板と平行な表面実装用
の端子を有するので、搭載基板にスルーホールを設ける
必要がなく、端子の配列ピンチを小さくできるので、外
部接続リードの本数を多（とることができる。
の端子を有するので、搭載基板にスルーホールを設ける
必要がなく、端子の配列ピンチを小さくできるので、外
部接続リードの本数を多（とることができる。
以下添付図により本発明の詳細な説明する。
第１図は本発明の１実施例を示す図で、（ａ）は外観斜
視図、（ｂ）は（ａ）におけるＡ−Ａ断面図、第１図は
、外部接続用の接続パッドがパッケージの側面に形成さ
れ、パッケージの外部へリード端子が突出しないＬＣＣ
型のパッケージに本発明を適用したものである。
視図、（ｂ）は（ａ）におけるＡ−Ａ断面図、第１図は
、外部接続用の接続パッドがパッケージの側面に形成さ
れ、パッケージの外部へリード端子が突出しないＬＣＣ
型のパッケージに本発明を適用したものである。
図において１は、集積回路が形成された半導体チップ、
２は多層の配線パターンが埋め込まれたセラミックパッ
ケージ、３はキャップである。
２は多層の配線パターンが埋め込まれたセラミックパッ
ケージ、３はキャップである。
セラミックパッケージ２は多層セラミック板よりなり、
中央に半導体チップ１が接着収納される凹部２２を有し
、眉間には半導体チップ１の主面に平行にパッケージの
一側面にリードとして導出する内部配線パターン２１を
備えている。凹部２２の周辺には内部配線パターン２１
の一部がポンディングパッド２１ａとなって同一面に配
列しており、ボンディングワイヤ４で半導体チソブエと
接続されている。ポンディングパッドの一部はスルーホ
ール２１ｃにより別の層の内部配線パターン２１に接続
されたのち、パッケージの端面まで導出されている。
中央に半導体チップ１が接着収納される凹部２２を有し
、眉間には半導体チップ１の主面に平行にパッケージの
一側面にリードとして導出する内部配線パターン２１を
備えている。凹部２２の周辺には内部配線パターン２１
の一部がポンディングパッド２１ａとなって同一面に配
列しており、ボンディングワイヤ４で半導体チソブエと
接続されている。ポンディングパッドの一部はスルーホ
ール２１ｃにより別の層の内部配線パターン２１に接続
されたのち、パッケージの端面まで導出されている。
またパッケージの一側面（図では下面）には表面実装用
の接続パッド２１ｂが例えば２列のジグザグ配列に形成
され、端面に導出する内部配線パターン２１と接続して
いる。この接続パッド２１ｂはタングステンペーストを
所定のパターンに被着・ブレーズしたのち、ニッケル下
地の金めっきして耐蝕性と半田付は性を向上させである
。
の接続パッド２１ｂが例えば２列のジグザグ配列に形成
され、端面に導出する内部配線パターン２１と接続して
いる。この接続パッド２１ｂはタングステンペーストを
所定のパターンに被着・ブレーズしたのち、ニッケル下
地の金めっきして耐蝕性と半田付は性を向上させである
。
キャンプ３はコバール等の金属よりなり、パッケージに
ボンディングされた半導体子ツブ１を密閉するように、
金−錫合金などで封止される。
ボンディングされた半導体子ツブ１を密閉するように、
金−錫合金などで封止される。
第２図は、本発明の半導体装置の実装状態を示す図であ
る。
る。
上記の如く構成されたＬＣＣパッケージ型の半導体装置
（図の左側の２つ）は、接続パッド２１ｂの配列に対応
してプリント配線板などの搭載基板５の上面に形成され
かつ半田ペースト５２が塗布された半田付はパッド５１
上に載置され、例えば気相加熱（Ｖａｐｏｕｒ−５ｏｌ
ｄｅｒｉｎｇ）などでリフロー半田付けされて、プリン
ト配線基板５に実装される。
（図の左側の２つ）は、接続パッド２１ｂの配列に対応
してプリント配線板などの搭載基板５の上面に形成され
かつ半田ペースト５２が塗布された半田付はパッド５１
上に載置され、例えば気相加熱（Ｖａｐｏｕｒ−５ｏｌ
ｄｅｒｉｎｇ）などでリフロー半田付けされて、プリン
ト配線基板５に実装される。
このように表面積が小さいパッケージの−の側面に外部
接続用の接続バンドが形成されているので、搭載基板上
に立てて搭載することが可能となり、寝かせて実装する
従来のＬＣＣ型パッケージに比べて専有面積が大幅に削
減し、高密度に搭載できる。
接続用の接続バンドが形成されているので、搭載基板上
に立てて搭載することが可能となり、寝かせて実装する
従来のＬＣＣ型パッケージに比べて専有面積が大幅に削
減し、高密度に搭載できる。
さらに搭載基板がエポキシ等の樹脂基板の場合は、パッ
ケージのセラミック材料との熱膨張率の差により半田付
は部に応力が加わり、亀裂が入るなどの不具合があり、
しかもこれはパンケージが基板に接触する面積が大きい
ほど、亀裂障害発生の確率は高まるとされているが、本
発明を適用したＬＣＣパッケージでは、基板と接触する
面積が小さくなるのでこのような不具合の発生が抑制さ
れるという効果もある。
ケージのセラミック材料との熱膨張率の差により半田付
は部に応力が加わり、亀裂が入るなどの不具合があり、
しかもこれはパンケージが基板に接触する面積が大きい
ほど、亀裂障害発生の確率は高まるとされているが、本
発明を適用したＬＣＣパッケージでは、基板と接触する
面積が小さくなるのでこのような不具合の発生が抑制さ
れるという効果もある。
第３図は他の実施例を示す斜視図である。
これは従来のＺＩＰ型のパッケージに、本発明を適用し
たもので、リード端子が一方向きに導出するように形成
されたリードフレームに半導体装ツブ１をボンディング
接続した後、封止用のエポキシ樹脂などでパンケージ６
の外形を形成し、タイハーカソトで複数のり−ド６１を
独立させる。そして一方に導出したリード６１の先端が
交互に逆方向に直角に曲折されて表面実装用の接続端子
６１ａが形成されている。
たもので、リード端子が一方向きに導出するように形成
されたリードフレームに半導体装ツブ１をボンディング
接続した後、封止用のエポキシ樹脂などでパンケージ６
の外形を形成し、タイハーカソトで複数のり−ド６１を
独立させる。そして一方に導出したリード６１の先端が
交互に逆方向に直角に曲折されて表面実装用の接続端子
６１ａが形成されている。
この場合は第２図の右端に示す如く、搭載基板リード端
子挿入用のスルーホールを形成する必要のない表面実装
タイプのＳＩＰ型のパッケージ６となるので、スルーホ
ール径による端子ピッチ制限が緩和され、従来のＺＩＰ
構造に比べて外部引出しり一部６１を増やすことができ
る。
子挿入用のスルーホールを形成する必要のない表面実装
タイプのＳＩＰ型のパッケージ６となるので、スルーホ
ール径による端子ピッチ制限が緩和され、従来のＺＩＰ
構造に比べて外部引出しり一部６１を増やすことができ
る。
以上述べたように本発明によれば、配線基板上での専有
面積が小さく表面実装可能なパッケージを有する半導体
装置を提供することが可能となり、電子装置の実装密度
の向上に寄与すること顕著である。
面積が小さく表面実装可能なパッケージを有する半導体
装置を提供することが可能となり、電子装置の実装密度
の向上に寄与すること顕著である。
第１図は本発明の実施例を示す図、
第２図は本発明の半導体装置の実装状態を示す図、
第３図は本発明の他の実施例を示す斜視図、である。
図において、
１−半導体チップ、 ２．６−パッケージ、２１−
内部配線パターン、２１ａ・・−ボンディングパソド
・ ２１ｂ −接続パ、７ド、２１
ｃｍ−スルーホール、３−キャップ、５−搭載基板、
６１・−リード、６１ａ・・・接続端子、 である。 ＊１ａｙｑｑイｅｎ’ｉネせ乙４ダ１ジ）免汁ネｉｉコ
第 図 本余日月（ｙ）Ｐｉ蓼イ本業１の宗装状態とオＶす７第 図 （乙と）〉７ト観斜イ兜Ｃ≧り （し）（α）にお・１するＡ−△〆（ｒ面図Ａに５？５
Ｂ月のソぎ勿礼イケＩＦ示１間第 １ 図
内部配線パターン、２１ａ・・−ボンディングパソド
・ ２１ｂ −接続パ、７ド、２１
ｃｍ−スルーホール、３−キャップ、５−搭載基板、
６１・−リード、６１ａ・・・接続端子、 である。 ＊１ａｙｑｑイｅｎ’ｉネせ乙４ダ１ジ）免汁ネｉｉコ
第 図 本余日月（ｙ）Ｐｉ蓼イ本業１の宗装状態とオＶす７第 図 （乙と）〉７ト観斜イ兜Ｃ≧り （し）（α）にお・１するＡ−△〆（ｒ面図Ａに５？５
Ｂ月のソぎ勿礼イケＩＦ示１間第 １ 図
Claims (1)
- パッケージ（２、６）内に収容された半導体チップ（１
）を搭載基板（５）に接続する複数の内部配線パターン
（２１）もしくはリード（６１）が、該半導体チップ（
１）の主面と平行方向にパッケージ（２、６）の一側面
に導出されさらにその先端が前記導出の方向と直角な同
一面となるように曲折されて表面実装用の接続パッド（
２１ｂ）もしくは接続端子（６１ａ）に形成されている
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18106488A JPH0230169A (ja) | 1988-07-19 | 1988-07-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18106488A JPH0230169A (ja) | 1988-07-19 | 1988-07-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0230169A true JPH0230169A (ja) | 1990-01-31 |
Family
ID=16094160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18106488A Pending JPH0230169A (ja) | 1988-07-19 | 1988-07-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0230169A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5032953A (en) * | 1990-08-15 | 1991-07-16 | Pulse Engineering, Inc. | Surface mounted single in-line electronic component package with mounting projections and chamfered viewing edge |
| JPH0786477A (ja) * | 1993-09-03 | 1995-03-31 | Internatl Business Mach Corp <Ibm> | 回路パッケージおよびその形成方法 |
| US5621619A (en) * | 1990-10-25 | 1997-04-15 | Cts Corporation | All ceramic surface mount sip and dip networks having spacers and solder barriers |
| US7073605B2 (en) | 2004-03-05 | 2006-07-11 | Hitachi Koki Co., Ltd. | Impact drill |
| US7093670B2 (en) | 2003-08-06 | 2006-08-22 | Hitachi Koki Co., Ltd. | Impact drill |
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| JP2009026926A (ja) * | 2007-07-19 | 2009-02-05 | Kyocera Corp | 電子部品収納用パッケージ |
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| JPS6354754A (ja) * | 1986-08-25 | 1988-03-09 | Hitachi Ltd | 回路パッケ−ジ |
-
1988
- 1988-07-19 JP JP18106488A patent/JPH0230169A/ja active Pending
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