JPH0233220A - スプライン関数発生回路 - Google Patents
スプライン関数発生回路Info
- Publication number
- JPH0233220A JPH0233220A JP18387288A JP18387288A JPH0233220A JP H0233220 A JPH0233220 A JP H0233220A JP 18387288 A JP18387288 A JP 18387288A JP 18387288 A JP18387288 A JP 18387288A JP H0233220 A JPH0233220 A JP H0233220A
- Authority
- JP
- Japan
- Prior art keywords
- adder
- signals
- signal
- spline function
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010354 integration Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 11
- 238000006243 chemical reaction Methods 0.000 description 10
- 238000005070 sampling Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000001186 cumulative effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(1)産業上の利用分野
本発明は、スプライン関数発生回路に関し、特にデジタ
ルアナログ変換回路に最適なスプライン関数発生回路に
関する。
ルアナログ変換回路に最適なスプライン関数発生回路に
関する。
(2)従来の技術
従来より、スプライン関数発生回路の主たる用途である
デジタルアナログ変換回路では、サンプリング周期でし
か変換電圧がマコられない回路や、次の電圧値が得られ
るまで出力電圧値を保持して階段状信号を得るホールド
回路と階段状信号を滑らかにするアナログフィルター回
路との絹合せが用いられていた。
デジタルアナログ変換回路では、サンプリング周期でし
か変換電圧がマコられない回路や、次の電圧値が得られ
るまで出力電圧値を保持して階段状信号を得るホールド
回路と階段状信号を滑らかにするアナログフィルター回
路との絹合せが用いられていた。
(3)発明が解決しようとする課題
従来のデジタルアナログ変換回路では、サンプリング周
期でしか変換電圧が17られないために階段状信号し力
晰ゴられなかったり、滑らかではあるがアナログフィル
ター回路のために精度を失った信号しか得られないとい
うという問題点がある。
期でしか変換電圧が17られないために階段状信号し力
晰ゴられなかったり、滑らかではあるがアナログフィル
ター回路のために精度を失った信号しか得られないとい
うという問題点がある。
(4)課題を解決するための手段
本発明は、上記の点に鑑みてなされたもので、デジタル
信号を高精度でかつ滑らかなアナログ信号に変換するの
に適したスプライン関数発生回路を得ることを目的とし
、この目的を達成するために、チャンネル信号と隣接す
るチャンネル信号とを加減算する加減算器と、加減算器
の出力を積分する積分器との組合せを複数段接続すると
共に、複数段の接続を複数チャンネル設けるように構成
されている。
信号を高精度でかつ滑らかなアナログ信号に変換するの
に適したスプライン関数発生回路を得ることを目的とし
、この目的を達成するために、チャンネル信号と隣接す
るチャンネル信号とを加減算する加減算器と、加減算器
の出力を積分する積分器との組合せを複数段接続すると
共に、複数段の接続を複数チャンネル設けるように構成
されている。
(5)作用
この構成において、加減算器と積分器との組合せを複数
段かつ複数チャンネル設けるようにしたことて、スプラ
イン関数信号が容易に13られ、このスプライン関数発
生回路を用いてデジタルアナログ変換回路を構成したと
きには、デジタル信号を高精度でかつ滑らかなアナログ
信号に変換することができるようになる。
段かつ複数チャンネル設けるようにしたことて、スプラ
イン関数信号が容易に13られ、このスプライン関数発
生回路を用いてデジタルアナログ変換回路を構成したと
きには、デジタル信号を高精度でかつ滑らかなアナログ
信号に変換することができるようになる。
(6)実施例
以下、本発明を図面に基づいて説明する。
第1図は、本発明によるスプライン関数発生回路の一実
施例を示すブロック図である。実施例としては、スプラ
イン関数発生回路をデジタルアナログ変換回路に用いた
場合について説明する。
施例を示すブロック図である。実施例としては、スプラ
イン関数発生回路をデジタルアナログ変換回路に用いた
場合について説明する。
まずスプライン関数発生回路の部分について説明し、そ
の後にデジタルアナログ変換回路を構成する他の回路に
ついて説明する。
の後にデジタルアナログ変換回路を構成する他の回路に
ついて説明する。
第1図において、入力端子1から入力端子4には第2図
(a)に示す信号Al〜A4がそれぞれのチャンネルに
供給される。信号A1〜A4は、時刻tO〜t3で示す
4クロツクを周期とするパルス信号であり、その立上が
りと立下がりは、隣接するチャンネルのパルス信号At
〜A4に対して1クロツクずつ相違する。
(a)に示す信号Al〜A4がそれぞれのチャンネルに
供給される。信号A1〜A4は、時刻tO〜t3で示す
4クロツクを周期とするパルス信号であり、その立上が
りと立下がりは、隣接するチャンネルのパルス信号At
〜A4に対して1クロツクずつ相違する。
パルス信号Al−A4は、それぞれ隣接するチャンネル
のパルス信号At−A4と共に加減算器5〜加減算器8
に供給される。すなわち、パルス信号A1とパルス信号
A2は加減算器5に供給され、このときのパルス信号A
2は加減算器5の減算人力とされる。同様にして、パル
ス信号A2とパルス信号A3は加減算器6に供給され、
このときのパルス信号A3は加減算器6の減算人力とさ
れる。
のパルス信号At−A4と共に加減算器5〜加減算器8
に供給される。すなわち、パルス信号A1とパルス信号
A2は加減算器5に供給され、このときのパルス信号A
2は加減算器5の減算人力とされる。同様にして、パル
ス信号A2とパルス信号A3は加減算器6に供給され、
このときのパルス信号A3は加減算器6の減算人力とさ
れる。
また、パルス信号A3とパルス信号A4は加減算器7に
供給され、このときのパルス信号A4は加減算器7の減
算人力とされる。さらに、パルス信号A4とパルス信号
AIは加減算器8に供給され、このときのパルス信号A
Iは加減算器80減算人力とされる。
供給され、このときのパルス信号A4は加減算器7の減
算人力とされる。さらに、パルス信号A4とパルス信号
AIは加減算器8に供給され、このときのパルス信号A
Iは加減算器80減算人力とされる。
加減算器5〜加減算器8で加減算して得られる信号は、
積分器9〜積分器12にそれぞれ供給される。積分器9
〜積分器12で積分して得られる信号は第2図(b)に
示す信号B1〜B4のような3角波になる。
積分器9〜積分器12にそれぞれ供給される。積分器9
〜積分器12で積分して得られる信号は第2図(b)に
示す信号B1〜B4のような3角波になる。
次いで、積分器9〜積分器12の出力である信号B1−
84は、それぞれ隣接するチャンネルのパルス信号B1
−84と共に加減算器5〜加減算器8に供給される。す
なわち、パルス信号Blとパルス信号B2は加減算器1
3に供給され、このときのパルス信号B2は加減算器1
3の減算入力とされる。同様にして、パルス信号B2と
パルス信号B3は加減算器14に供給され、このときの
パルス信号B3は加減算器14の減算人力とされる。
84は、それぞれ隣接するチャンネルのパルス信号B1
−84と共に加減算器5〜加減算器8に供給される。す
なわち、パルス信号Blとパルス信号B2は加減算器1
3に供給され、このときのパルス信号B2は加減算器1
3の減算入力とされる。同様にして、パルス信号B2と
パルス信号B3は加減算器14に供給され、このときの
パルス信号B3は加減算器14の減算人力とされる。
また、パルス信号B3とパルス信号B4は加減算器15
に供給され、このときのパルス信号B4は加減算器15
0減算人力とされる。さらに、パルス信号B4とパルス
信号Blは加減算器16に供給され、このときのパルス
信号Blは加減算器16の減算入力とされる。
に供給され、このときのパルス信号B4は加減算器15
0減算人力とされる。さらに、パルス信号B4とパルス
信号Blは加減算器16に供給され、このときのパルス
信号Blは加減算器16の減算入力とされる。
加減算器13〜加減算器16で加減算して1ゴられる信
号は、積分器17〜積分器2oにそれぞれ供給される。
号は、積分器17〜積分器2oにそれぞれ供給される。
積分器17〜積分器2oで積分して1ゴられる信号は第
2図(c)に示す信号Cl−C4のような滑らかな波形
になる。この信号Cl−C4は、B−スプライン型と呼
ばれるスプライン信号であり、この第1図に示す回路で
得られる信号01〜C4は、隣接するチャンネルのスプ
ライン信号01〜C4に対して1クロツクずつ位相が相
違する。
2図(c)に示す信号Cl−C4のような滑らかな波形
になる。この信号Cl−C4は、B−スプライン型と呼
ばれるスプライン信号であり、この第1図に示す回路で
得られる信号01〜C4は、隣接するチャンネルのスプ
ライン信号01〜C4に対して1クロツクずつ位相が相
違する。
また、スプライン信号C1−C4は、スプライン信号C
Iを例にすると時刻t1〜t2の間にピークがあり、時
刻tO〜t3の間でなだらかに広がる波形となるように
積分器9および積分器17の積分定数が決定される。他
のスプライン信号02〜C4についても同様である。
Iを例にすると時刻t1〜t2の間にピークがあり、時
刻tO〜t3の間でなだらかに広がる波形となるように
積分器9および積分器17の積分定数が決定される。他
のスプライン信号02〜C4についても同様である。
このようにして得られるスプライン信号01〜C4が、
スプライン関数発生回路の出力になる。
スプライン関数発生回路の出力になる。
信号01〜C4は乗算D/A変換変換器2ると共に後述
するラッチ回路58〜ラッチ回路61の出力信号と乗算
される。
するラッチ回路58〜ラッチ回路61の出力信号と乗算
される。
一方、入力端子26には、光学式デジタルオーディオデ
ィスク等の出力としてtコ,られる量子化されたデジタ
ル信号M(k)が供給される(第3図参照)。デジタル
信号M(k)は、遅延回路27〜遅延回路36に順々に
供給され、遅延回路27〜遅延回路36の各出力は、係
数器38〜係数器47に供給される。遅延回路27〜遅
延回路36の遅延時間は、デジタル信号M(k)のサン
プリング周期に等しく、従って遅延回路27〜遅延回路
36の各出力として、1サンプリング周期前のデジタル
信号M(k−1)から10サンプリング周期前のデジタ
ル信号M(k−10)までがそれぞれ得られる。
ィスク等の出力としてtコ,られる量子化されたデジタ
ル信号M(k)が供給される(第3図参照)。デジタル
信号M(k)は、遅延回路27〜遅延回路36に順々に
供給され、遅延回路27〜遅延回路36の各出力は、係
数器38〜係数器47に供給される。遅延回路27〜遅
延回路36の遅延時間は、デジタル信号M(k)のサン
プリング周期に等しく、従って遅延回路27〜遅延回路
36の各出力として、1サンプリング周期前のデジタル
信号M(k−1)から10サンプリング周期前のデジタ
ル信号M(k−10)までがそれぞれ得られる。
デジタル信号M(k)から10サンプリング周期前のデ
ジタル信号M(k−10)までの11個の信号は、それ
ぞれ係数器37〜係数器47に供給され、ここで係数k
l〜kllと乗算される。係数kl−kllは、第3図
に示すように単位パルス応答信号を量子化した値を持ち
、例えば係数kl〜kllの順に一〇.00021、十
〇.OO1’23、−〇.00714、+0.0416
3、−0.24264、+1.141/121、−0.
24264、+0。
ジタル信号M(k−10)までの11個の信号は、それ
ぞれ係数器37〜係数器47に供給され、ここで係数k
l〜kllと乗算される。係数kl−kllは、第3図
に示すように単位パルス応答信号を量子化した値を持ち
、例えば係数kl〜kllの順に一〇.00021、十
〇.OO1’23、−〇.00714、+0.0416
3、−0.24264、+1.141/121、−0.
24264、+0。
04163、−0.00714、+0.00123、−
0.00021とされる。
0.00021とされる。
係数器37〜係数器47の出力は加算器48〜加算器5
7で加算され、1つの信号λ(k)とされる。信号入(
k)は、4つのラッチ回路58〜ラッチ回路61に順に
供給され、ここでラッチされてからそれぞれ乗算D/A
変換変換器2 路58〜ラッチ回路61に供給されるタイミングは、第
2図(d)に示すように、信号λ(k)が時刻t3〜t
oの間でラッチされ、信号入(k+1)が時刻tO〜t
lの間でラッチされ、信号入(k+2)が時刻tl−t
2の間でラッチされ、信号λ(k+3)が時刻t2〜t
3の間でラッチされるというようにして繰返される。
7で加算され、1つの信号λ(k)とされる。信号入(
k)は、4つのラッチ回路58〜ラッチ回路61に順に
供給され、ここでラッチされてからそれぞれ乗算D/A
変換変換器2 路58〜ラッチ回路61に供給されるタイミングは、第
2図(d)に示すように、信号λ(k)が時刻t3〜t
oの間でラッチされ、信号入(k+1)が時刻tO〜t
lの間でラッチされ、信号入(k+2)が時刻tl−t
2の間でラッチされ、信号λ(k+3)が時刻t2〜t
3の間でラッチされるというようにして繰返される。
信号Cl−C4は乗算D/A変換変換器2チ回路58〜
ラッチ回路61の出力信号と乗算される。乗算D/A変
換変換器2 加算器25からアナログの人力信号M(k)をデジタル
変換した信号5(t)として出力される。
ラッチ回路61の出力信号と乗算される。乗算D/A変
換変換器2 加算器25からアナログの人力信号M(k)をデジタル
変換した信号5(t)として出力される。
なお、第1図に示すスプライン関数発生回路では、積分
器9〜積分器12および積分器17〜積分器20におけ
る累積誤差をリセットするために、信号A1〜A4およ
び信号B1〜B4がOとなる期間、すなわち信号AIお
よび信号B1における時刻t3〜toの間、信号A2お
よび信号B2における時刻to−tlO間、信号A3お
よび信号B3における時刻tl−t2の間、信号A4お
よび信号B4における時刻t2〜L3の間を設けるよう
にしている。積分器9〜積分器12および積分器17〜
積分器20における累積誤差が無視てきる場合には、ス
プライン関数発生回路を3チヤンネルに縮小して、加減
算器5〜加減算器8や積分器9〜積分器12等の数を削
減することもできる。
器9〜積分器12および積分器17〜積分器20におけ
る累積誤差をリセットするために、信号A1〜A4およ
び信号B1〜B4がOとなる期間、すなわち信号AIお
よび信号B1における時刻t3〜toの間、信号A2お
よび信号B2における時刻to−tlO間、信号A3お
よび信号B3における時刻tl−t2の間、信号A4お
よび信号B4における時刻t2〜L3の間を設けるよう
にしている。積分器9〜積分器12および積分器17〜
積分器20における累積誤差が無視てきる場合には、ス
プライン関数発生回路を3チヤンネルに縮小して、加減
算器5〜加減算器8や積分器9〜積分器12等の数を削
減することもできる。
逆に、スプライン関数発生回路のチャンネル数と加減算
器と積分器の組合せ段数を増やして、より滑らかなスプ
ライン信号を待るようにもてきる。
器と積分器の組合せ段数を増やして、より滑らかなスプ
ライン信号を待るようにもてきる。
第4図および第5図は、チャンネル数をnチャンネルと
し、加減算器と積分器の組合せ段数をm段とした場合を
示している。図中、第1図乃至第3図と同じ構成部分お
よび信号には同じ参照番号を付して、重複した説明を省
略する。
し、加減算器と積分器の組合せ段数をm段とした場合を
示している。図中、第1図乃至第3図と同じ構成部分お
よび信号には同じ参照番号を付して、重複した説明を省
略する。
第6図から第9図は、スプライン関数発生回路の精度を
高め、かつ製造を容易とするために回路のモジュール化
を図っている。
高め、かつ製造を容易とするために回路のモジュール化
を図っている。
すなわち、第6図に示すように、第1図や第4図で多数
使用されている加減算器と積分器の組合せをモジュール
63内に設けるようにしている。
使用されている加減算器と積分器の組合せをモジュール
63内に設けるようにしている。
すなわち、モジュール63内には、加算器65と積分器
66と反転回路67の組合せが設けられている。第7図
は、このモジュール63の内部の更に具体的な構成を示
している。このモジュール63を第8図に示すように表
現すると、デジタルアナログ変換回路は第9図に示すよ
うに構成される。
66と反転回路67の組合せが設けられている。第7図
は、このモジュール63の内部の更に具体的な構成を示
している。このモジュール63を第8図に示すように表
現すると、デジタルアナログ変換回路は第9図に示すよ
うに構成される。
第9図が、回路として第1図と相違する点は3点あり、
第1点は、前述した積分器における累積誤差をリセット
するためのスイッチ64がモジュール63に設けられて
いるので、ラッチ回路58〜ラッチ回路61にラッチを
指令する信号を利用して、積分器を強制的にリセットす
るようにしている点である。
第1点は、前述した積分器における累積誤差をリセット
するためのスイッチ64がモジュール63に設けられて
いるので、ラッチ回路58〜ラッチ回路61にラッチを
指令する信号を利用して、積分器を強制的にリセットす
るようにしている点である。
第2点は、ラッチ回路58〜ラッチ回路61にラッチを
指令する信号と、入力端子1〜入力端子1に供給される
パルス信号Al−A4を、4進のリングカウンター62
から作り出している点にある。
指令する信号と、入力端子1〜入力端子1に供給される
パルス信号Al−A4を、4進のリングカウンター62
から作り出している点にある。
第3点は、第1図に示す回路では、加減算器と積分器の
絹合せを複数段設けるようにしているのに対して、第9
図に示す回路では、加算器65と積分器66と反転回路
67の組合せであるモジュール63を複数段設けるよう
にしている点にある(第6図参照)。
絹合せを複数段設けるようにしているのに対して、第9
図に示す回路では、加算器65と積分器66と反転回路
67の組合せであるモジュール63を複数段設けるよう
にしている点にある(第6図参照)。
その他の点は、上述した第1図乃至第3図と同様に構成
されるので、同じ構成部分および信号には同じ参照番号
を付して、重複した説明を省略する。
されるので、同じ構成部分および信号には同じ参照番号
を付して、重複した説明を省略する。
(7)発明の効果
以上で説明したように、本発明は、チャンネル信号と隣
接するチャンネル信号とを加減算する加減算器と、加減
算器の出力を積分する積分器との朝合せを複数段接続す
ると共に、複数段の接続を複数チャンネル設けるように
構成されている。
接するチャンネル信号とを加減算する加減算器と、加減
算器の出力を積分する積分器との朝合せを複数段接続す
ると共に、複数段の接続を複数チャンネル設けるように
構成されている。
この構成において、加減算器と積分器との組合せを複数
段かつ複数チャンネル設けるようにしたことで、スプラ
イン関数信号が容易に得られ、このスプライン関数発生
回路を用いてデジタルアナログ変換回路を構成したとき
には、デジタル信号を高精度でかつ滑らかなアナログ信
号に変換することが可能となる。
段かつ複数チャンネル設けるようにしたことで、スプラ
イン関数信号が容易に得られ、このスプライン関数発生
回路を用いてデジタルアナログ変換回路を構成したとき
には、デジタル信号を高精度でかつ滑らかなアナログ信
号に変換することが可能となる。
第1図は、本発明によるスプライン関数発生回路の一実
施例を示すブロック図、 第2図は、第1図に示す回路の動作を説明する波形図、 第3図は、第1図に示す回路の動作を説明する波形図、 第4図は、本発明によるスプライン関数発生回路の他の
実施例を示すブロック図、 第5図は、第4図に示す回路の動作を説明する波形図、 第6図は、本発明によるスプライン関数発生回路の他の
実施例を示すブロック図、 第7図は、本発明によるスプライン関数発生回路の他の
実施例を示すブロック図、 第8図は、本発明によるスプライン関数発生回路の他の
実施例を示すブロック図、 第9図は、本発明によるスプライン関数発生回路の他の
実施例を示すブロック図である。 1〜4 ・や争・φ・ 5〜8 骨中φ・骨中 9〜12 争争・・ 13〜16 ・・・・ 17〜20 拳・・争 21〜24 争・會・ 25 中争・・61・・・ 26 ・・・・・・・・・・ 27〜36 φ争争・ 37〜47 費・・・ 48〜57 拳・φ争 58〜61 ・・・φ 62 ・・j−争ψ・Q−書φ 63 参・中1111・・争Φ・ 64 ・・・・・・・・・・ 65 ・・φ◆・・・争・中 66 争・・骨中・◆・0 67 ・壷・・中骨・・中争 入力端子 加減算器 積分器 加減算器 積分器 乗算D/A変換器 加算器 入力端子 遅延回路 係数器 加算器 ラッチ回路 リングカウンター モジュール スイッチ 加算器 積分器 反転回路 (a) (し) 第2図 (め) 第5図 \−一2..ノ
施例を示すブロック図、 第2図は、第1図に示す回路の動作を説明する波形図、 第3図は、第1図に示す回路の動作を説明する波形図、 第4図は、本発明によるスプライン関数発生回路の他の
実施例を示すブロック図、 第5図は、第4図に示す回路の動作を説明する波形図、 第6図は、本発明によるスプライン関数発生回路の他の
実施例を示すブロック図、 第7図は、本発明によるスプライン関数発生回路の他の
実施例を示すブロック図、 第8図は、本発明によるスプライン関数発生回路の他の
実施例を示すブロック図、 第9図は、本発明によるスプライン関数発生回路の他の
実施例を示すブロック図である。 1〜4 ・や争・φ・ 5〜8 骨中φ・骨中 9〜12 争争・・ 13〜16 ・・・・ 17〜20 拳・・争 21〜24 争・會・ 25 中争・・61・・・ 26 ・・・・・・・・・・ 27〜36 φ争争・ 37〜47 費・・・ 48〜57 拳・φ争 58〜61 ・・・φ 62 ・・j−争ψ・Q−書φ 63 参・中1111・・争Φ・ 64 ・・・・・・・・・・ 65 ・・φ◆・・・争・中 66 争・・骨中・◆・0 67 ・壷・・中骨・・中争 入力端子 加減算器 積分器 加減算器 積分器 乗算D/A変換器 加算器 入力端子 遅延回路 係数器 加算器 ラッチ回路 リングカウンター モジュール スイッチ 加算器 積分器 反転回路 (a) (し) 第2図 (め) 第5図 \−一2..ノ
Claims (3)
- (1)チャンネル信号と隣接するチャンネル信号とを加
減算する加減算器と、該加減算器の出力を積分する積分
器との組合せを複数段接続すると共に、該複数段の接続
が複数チャンネル設けられていることを特徴とするスプ
ライン関数発生回路。 - (2)チャンネル信号と隣接するチャンネル信号とを加
算する加算器と、該加算器の出力を積分する積分器と、
該積分器の出力極性を反転する反転回路との組合せ複数
段接続すると共に、該複数段の接続が複数チャンネル設
けられていることを特徴とするスプライン関数発生回路
。 - (3)前記スプライン関数発生回路と、量子化されたデ
ジタル信号を順次遅延する複数の遅延回路と一該遅延回
路の各出力に単位パルス応答信号を量子化した値を乗算
する複数の係数器と、該複数の係数器の各出力を加算す
る加算器と、前記スプライン関数発生回路の出力と前記
加算器の出力とを乗算する乗算回路とを有するデジタル
アナログ変換回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18387288A JPH0233220A (ja) | 1988-07-23 | 1988-07-23 | スプライン関数発生回路 |
US07/383,359 US5124939A (en) | 1988-07-23 | 1989-07-20 | Signal modification circuit |
NL8901910A NL8901910A (nl) | 1988-07-23 | 1989-07-24 | Signaalmodificatieschakeling. |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18387288A JPH0233220A (ja) | 1988-07-23 | 1988-07-23 | スプライン関数発生回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0233220A true JPH0233220A (ja) | 1990-02-02 |
Family
ID=16143304
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18387288A Pending JPH0233220A (ja) | 1988-07-23 | 1988-07-23 | スプライン関数発生回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0233220A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50140031A (ja) * | 1974-04-18 | 1975-11-10 | ||
JPS6318465A (ja) * | 1986-07-10 | 1988-01-26 | Fujitsu Ltd | 移動最小二乗関数回帰回路 |
-
1988
- 1988-07-23 JP JP18387288A patent/JPH0233220A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50140031A (ja) * | 1974-04-18 | 1975-11-10 | ||
JPS6318465A (ja) * | 1986-07-10 | 1988-01-26 | Fujitsu Ltd | 移動最小二乗関数回帰回路 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0199745B1 (en) | Analog-to-digital converter | |
JP2999478B2 (ja) | サンプル信号をサブサンプルするのに使用されるビット直列累算器 | |
JPH0340972B2 (ja) | ||
GB2195848A (en) | Method of reducing effects of electrical noise in an analog-to-digital converter | |
US5196852A (en) | Analog-to-digital converter using parallel ΔΣ modulators | |
US6735608B1 (en) | Data interpolation method | |
US20140139280A1 (en) | Systems, apparatus, and methods for providing continuous-time signal differentiation and integration | |
JPH0233220A (ja) | スプライン関数発生回路 | |
JP3303585B2 (ja) | 分散フィードバック式δς変調器 | |
US9876490B2 (en) | Systems, apparatus, and methods for providing continuous-time signal differentiation and integration | |
JPS588795B2 (ja) | Pcmカラ−副搬送波の補間方式 | |
US4334277A (en) | High-accuracy multipliers using analog and digital components | |
US4622649A (en) | Convolution processor | |
JP3788900B2 (ja) | レーダ装置 | |
JPH08162961A (ja) | A/d変換器 | |
JPH01269297A (ja) | 標本化周波数変換装置 | |
SU1742997A1 (ru) | Преобразователь кода системы остаточных классов в напр жение | |
RU2222088C1 (ru) | Реле синхронизации | |
JP2856117B2 (ja) | アナログ/デジタル変換器 | |
JP2555966B2 (ja) | ディジタル加算回路 | |
SU1254513A1 (ru) | Устройство дл моделировани линейных систем восстановлени сигналов | |
SU922721A2 (ru) | Устройство ортогонального преобразовани по Уолшу | |
SU1411787A1 (ru) | Устройство дл воспроизведени функций | |
JP3041932B2 (ja) | サンプルレート変換回路 | |
KR940007570B1 (ko) | 디지탈 시스템의 다항식 곱셈회로 |