JPH0897376A - 静電放電対策用保護回路 - Google Patents
静電放電対策用保護回路Info
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- JPH0897376A JPH0897376A JP7224636A JP22463695A JPH0897376A JP H0897376 A JPH0897376 A JP H0897376A JP 7224636 A JP7224636 A JP 7224636A JP 22463695 A JP22463695 A JP 22463695A JP H0897376 A JPH0897376 A JP H0897376A
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- H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
- H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
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- Electronic Switches (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】電源電圧ＶＤＤが供給されていない場合に、静
電放電（ＥＳＤ）保護のためのトリガのしきい値を大き
くとることのできる装置を提供する。 【解決手段】本発明の一実施例によれば、直列接続され
た上部および下部インバータと、導通状態によりＳＣＲ
をトリガするトリガＦＥＴとを備え、トリガＦＥＴのゲ
ートが下部インバータの端子間電圧により駆動される、
ＩＣのＥＳＤ保護のための２モード・トリガ回路が提供
される。２モード・トリガ回路のトリガしきい値は、２
モード・トリガを構成する直列接続された上部および下
部インバータ間に定電圧降下手段を挿入することによ
り、ＶＤＤが存在しない場合に、ＶＤＤより高くするこ
とができる。これにより、トリガＦＥＴをターン・オン
して実際にＥＳＤ保護を行なうＳＣＲを駆動させる前に
乗り越えなければならないオフセット電圧が提供され
る。
電放電（ＥＳＤ）保護のためのトリガのしきい値を大き
くとることのできる装置を提供する。 【解決手段】本発明の一実施例によれば、直列接続され
た上部および下部インバータと、導通状態によりＳＣＲ
をトリガするトリガＦＥＴとを備え、トリガＦＥＴのゲ
ートが下部インバータの端子間電圧により駆動される、
ＩＣのＥＳＤ保護のための２モード・トリガ回路が提供
される。２モード・トリガ回路のトリガしきい値は、２
モード・トリガを構成する直列接続された上部および下
部インバータ間に定電圧降下手段を挿入することによ
り、ＶＤＤが存在しない場合に、ＶＤＤより高くするこ
とができる。これにより、トリガＦＥＴをターン・オン
して実際にＥＳＤ保護を行なうＳＣＲを駆動させる前に
乗り越えなければならないオフセット電圧が提供され
る。
Description
【０００１】
【産業上の利用分野】本発明は集積回路などの半導体デ
バイスを静電放電等から保護するための装置に関する。
バイスを静電放電等から保護するための装置に関する。
【０００２】
【従来の技術】ＭＯＳ技術に関する静電放電（ＥＳＤ）
および電気的過応力（ＥＯＳ）保護戦略は、出力バッフ
ァのゲート酸化物破壊電圧と、ＭＯＳ破壊電圧とによっ
て促進される。定常動作中の、電源電圧（ＶＤＤ）と上
記の破壊電圧との差は、最も進歩したＭＯＳ製造工程で
は、僅か数ボルトであるに過ぎない。その結果、破壊電
圧に依存するＥＳＤ保護装置の設計は一層複雑さを増し
てきた。何故ならば、保護構造は定常動作中は完全に受
動状態（すなわちトリガされない）であることが期待さ
れ、なおかつ、ＥＳＤ事象の発生中は低電圧でトリガし
なければならない。集積回路（ＩＣ）をＥＳＤに起因す
る損傷から保護するための種々の技術が提案されてい
る。動作をより高速化し、電力消費を少なくするという
設計上の目標によって、低い供給電圧で動作し、破壊電
圧が低い、小型化された装置が促進される。初期世代の
ＩＣとともに存続し得るＥＳＤ保護戦略は、最新世代の
ＩＣ用には必ずしも適さない。例えば、初期の設計で許
容された絶縁抵抗は今日の高性能ＩＣでは受入れられな
い。このような状況での好ましい保護戦略は、低電圧Ｓ
ＣＲ（ＬＶＳＣＲ）のような能動素子のトリガに依存す
ることが多い。ＬＶＳＣＲのトリガしきい値は、ＩＣに
電力が供給されていない場合、できるかぎり低いことが
望ましい。（わずか数ボルトであることもある。）上記
の場合には、しきい値は一定のゆとりを以て電源電圧を
超えなければならない。ＥＳＤ保護装置のこのような種
類の動作は“２モード・トリガリング（bi-modal trigg
ering)" と呼ばれてきた。これは有効ではあるが、必ず
しも全ての用途に適している訳ではない。例えば、第２
装置で発生したバス経由信号によって駆動され、同じバ
ス上の別の装置と通信し得る第１装置内のコネクタに、
ある種のインタフェースＩＣが結合される。第１装置に
電力が供給されていない場合（そのＩ／Ｏコネクタは別
の装置によって駆動されているので依然として“ホッ
ト”状態であるが）、そのＥＳＤ保護のしきい値を、第
１と第３の装置間で交換される信号のレベル未満に低減
することができる。その結果としてＥＳＤ保護素子がト
リガされると、物理的な損傷を起こすことはないにして
も、バス上での信号伝送の完全性が損なわれることがあ
る。２モードＥＳＤトリガ回路に、電力が供給されない
場合には利用されるしきい値を高くし、それでも尚、電
力が供給された場合に利用されるしきい値よりは低くで
きることが望ましいであろう。
および電気的過応力（ＥＯＳ）保護戦略は、出力バッフ
ァのゲート酸化物破壊電圧と、ＭＯＳ破壊電圧とによっ
て促進される。定常動作中の、電源電圧（ＶＤＤ）と上
記の破壊電圧との差は、最も進歩したＭＯＳ製造工程で
は、僅か数ボルトであるに過ぎない。その結果、破壊電
圧に依存するＥＳＤ保護装置の設計は一層複雑さを増し
てきた。何故ならば、保護構造は定常動作中は完全に受
動状態（すなわちトリガされない）であることが期待さ
れ、なおかつ、ＥＳＤ事象の発生中は低電圧でトリガし
なければならない。集積回路（ＩＣ）をＥＳＤに起因す
る損傷から保護するための種々の技術が提案されてい
る。動作をより高速化し、電力消費を少なくするという
設計上の目標によって、低い供給電圧で動作し、破壊電
圧が低い、小型化された装置が促進される。初期世代の
ＩＣとともに存続し得るＥＳＤ保護戦略は、最新世代の
ＩＣ用には必ずしも適さない。例えば、初期の設計で許
容された絶縁抵抗は今日の高性能ＩＣでは受入れられな
い。このような状況での好ましい保護戦略は、低電圧Ｓ
ＣＲ（ＬＶＳＣＲ）のような能動素子のトリガに依存す
ることが多い。ＬＶＳＣＲのトリガしきい値は、ＩＣに
電力が供給されていない場合、できるかぎり低いことが
望ましい。（わずか数ボルトであることもある。）上記
の場合には、しきい値は一定のゆとりを以て電源電圧を
超えなければならない。ＥＳＤ保護装置のこのような種
類の動作は“２モード・トリガリング（bi-modal trigg
ering)" と呼ばれてきた。これは有効ではあるが、必ず
しも全ての用途に適している訳ではない。例えば、第２
装置で発生したバス経由信号によって駆動され、同じバ
ス上の別の装置と通信し得る第１装置内のコネクタに、
ある種のインタフェースＩＣが結合される。第１装置に
電力が供給されていない場合（そのＩ／Ｏコネクタは別
の装置によって駆動されているので依然として“ホッ
ト”状態であるが）、そのＥＳＤ保護のしきい値を、第
１と第３の装置間で交換される信号のレベル未満に低減
することができる。その結果としてＥＳＤ保護素子がト
リガされると、物理的な損傷を起こすことはないにして
も、バス上での信号伝送の完全性が損なわれることがあ
る。２モードＥＳＤトリガ回路に、電力が供給されない
場合には利用されるしきい値を高くし、それでも尚、電
力が供給された場合に利用されるしきい値よりは低くで
きることが望ましいであろう。
【０００３】
【発明の目的】本発明は、集積回路などの半導体デバイ
スを静電放電等から保護するための装置を提供すること
を目的とする。
スを静電放電等から保護するための装置を提供すること
を目的とする。
【０００４】
【発明の概要】ＩＣにおけるＥＳＤ保護用２モード・ト
リガ回路は、ＶＤＤが存在しない場合にはＥＳＤ事象自
体のエネルギを利用してＳＣＲをトリガし、ＶＤＤが存
在する場合はＶＤＤからのエネルギを利用するように構
成した回路である。このような構成は、直列の上下のイ
ンバータと、ゲートが下部インバータの端子間電圧によ
って駆動され、導通することによりＳＣＲをトリガする
トリガＦＥＴとによって達成される。
リガ回路は、ＶＤＤが存在しない場合にはＥＳＤ事象自
体のエネルギを利用してＳＣＲをトリガし、ＶＤＤが存
在する場合はＶＤＤからのエネルギを利用するように構
成した回路である。このような構成は、直列の上下のイ
ンバータと、ゲートが下部インバータの端子間電圧によ
って駆動され、導通することによりＳＣＲをトリガする
トリガＦＥＴとによって達成される。
【０００５】このようなＩＣのＥＳＤ保護用２モード・
トリガ回路のトリガしきい値は、２モード・トリガを構
成する直列接続された上下のインバータ間に定電圧降下
を挿入することにより、ＶＤＤが存在しない場合にＶＤ
Ｄ以上に上昇させることができる。それによってオフセ
ット電圧が得られ、このオフセット電圧はトリガＦＥＴ
がターンオンし、実際のＥＳＤ保護を行うＳＣＲを励起
し得る前に超えられなければならない。定電圧降下はダ
イオード接続されたＦＥＴの直列列によって生起し得
る。トリガＦＥＴのゲートを分路するラッチ接続フィー
ドバックＦＥＴを備え、それによってフィードバックＦ
ＥＴ内の飽和電圧がラッチを外すまでトリガＦＥＴのタ
ーンオンを遅延させることによって、しきい値を高くす
ることもできる。これらの２つの技術は別個に、または
組合わせて利用できる。組合わせて利用すれば、２モー
ド・トリガ回路用のトリガ電圧の所望の上昇よりも大幅
に低い一定電圧降下を提供するためにダイオード接続Ｆ
ＥＴの個数を低減できる。ＥＳＤ事象中にＳＣＲがトリ
ガされる電圧は、ダイオード接続ＦＥＴの個数を変更す
ること、および回路内の種々のＦＥＴのサイズを調整す
ることの双方または一方によって調整し得る。
トリガ回路のトリガしきい値は、２モード・トリガを構
成する直列接続された上下のインバータ間に定電圧降下
を挿入することにより、ＶＤＤが存在しない場合にＶＤ
Ｄ以上に上昇させることができる。それによってオフセ
ット電圧が得られ、このオフセット電圧はトリガＦＥＴ
がターンオンし、実際のＥＳＤ保護を行うＳＣＲを励起
し得る前に超えられなければならない。定電圧降下はダ
イオード接続されたＦＥＴの直列列によって生起し得
る。トリガＦＥＴのゲートを分路するラッチ接続フィー
ドバックＦＥＴを備え、それによってフィードバックＦ
ＥＴ内の飽和電圧がラッチを外すまでトリガＦＥＴのタ
ーンオンを遅延させることによって、しきい値を高くす
ることもできる。これらの２つの技術は別個に、または
組合わせて利用できる。組合わせて利用すれば、２モー
ド・トリガ回路用のトリガ電圧の所望の上昇よりも大幅
に低い一定電圧降下を提供するためにダイオード接続Ｆ
ＥＴの個数を低減できる。ＥＳＤ事象中にＳＣＲがトリ
ガされる電圧は、ダイオード接続ＦＥＴの個数を変更す
ること、および回路内の種々のＦＥＴのサイズを調整す
ることの双方または一方によって調整し得る。
【０００６】
【実施例】ここで、Gordon W. Motley によって１９９
４年２月２日に出願された「ＥＳＤ ＰＲＯＴＥＣＴＩ
ＯＮ ＦＯＲ ＩＣ’Ｓ（ＩＣ用ＥＳＤ保護）」と題する
米国出願第08/190,756号の図６の一部を転載した図１を
参照する。これを図示した理由は、当該ＥＳＤ保護回路
の基本的な（電気的）構成を示すためである。５個の回
路素子に“ＴＲＩＧ”の符号が付されていること、およ
び各々の“Ｔ”ノードがトリガＦＥＴを介してＳＣＲに
結合されていることに注目されたい。図示した回路の動
作は第08/190,756号出願で説明されており、ここでは繰
り返さない。ＥＳＤからの保護はパッドからＧＮＤ，パ
ッドからＤＧＮＤ、およびＤＶＤＤからＧＮＤへの経路
を含む様々な経路用に達成し得ることに注目されたい。
第２図は第08/190,756号出願の図７を転載したものであ
り、図１のＴＲＩＧ．回路内部をより詳細に図示し、同
時にＳＣＲの有用な等価素子を示すために図示したもの
である。
４年２月２日に出願された「ＥＳＤ ＰＲＯＴＥＣＴＩ
ＯＮ ＦＯＲ ＩＣ’Ｓ（ＩＣ用ＥＳＤ保護）」と題する
米国出願第08/190,756号の図６の一部を転載した図１を
参照する。これを図示した理由は、当該ＥＳＤ保護回路
の基本的な（電気的）構成を示すためである。５個の回
路素子に“ＴＲＩＧ”の符号が付されていること、およ
び各々の“Ｔ”ノードがトリガＦＥＴを介してＳＣＲに
結合されていることに注目されたい。図示した回路の動
作は第08/190,756号出願で説明されており、ここでは繰
り返さない。ＥＳＤからの保護はパッドからＧＮＤ，パ
ッドからＤＧＮＤ、およびＤＶＤＤからＧＮＤへの経路
を含む様々な経路用に達成し得ることに注目されたい。
第２図は第08/190,756号出願の図７を転載したものであ
り、図１のＴＲＩＧ．回路内部をより詳細に図示し、同
時にＳＣＲの有用な等価素子を示すために図示したもの
である。
【０００７】ここで図３を参照すると、ＥＳＤ保護回路
用の改良形のＴＲＩＧ．回路４と、ＥＳＤ保護回路１９
とが図示されている。ＧＮＤ（またはＤＧＮＤ）から保
護されているパッド１は連結されたＩ／Ｏ回路（図示せ
ず）によって駆動され、かつ当該の帰路（例えばＧＮＤ
またはＤＧＮＤ）にも接続されたＳＣＲ２に接続されて
いる。ＳＣＲのゲートは、ＴＲＩＧ．回路４のＴノード
によってゲートが駆動されるトリガＦＥＴ３に結合され
ている。トリガＦＥＴ３がターンオンされると、ＳＣＲ
２がターンオンされる。ＳＣＲによってもたらされる導
通状態がＥＳＤ保護を行う。
用の改良形のＴＲＩＧ．回路４と、ＥＳＤ保護回路１９
とが図示されている。ＧＮＤ（またはＤＧＮＤ）から保
護されているパッド１は連結されたＩ／Ｏ回路（図示せ
ず）によって駆動され、かつ当該の帰路（例えばＧＮＤ
またはＤＧＮＤ）にも接続されたＳＣＲ２に接続されて
いる。ＳＣＲのゲートは、ＴＲＩＧ．回路４のＴノード
によってゲートが駆動されるトリガＦＥＴ３に結合され
ている。トリガＦＥＴ３がターンオンされると、ＳＣＲ
２がターンオンされる。ＳＣＲによってもたらされる導
通状態がＥＳＤ保護を行う。
【０００８】ＴＲＩＧ．回路４内にはソースがパッド１
に結合された上部インバータ５と、ソースが当該のアー
ス基準電圧に結合された下部インバータ６とを備えてあ
る。ダイオード接続ＦＥＴ（８，９，１０）の直列列７
は、上部インバータＦＥＴ５のドレインと、下部インバ
ータＦＥＴ６のドレインとの間に結合されている。ダイ
オード接続ＦＥＴの直列列７を備えた目的は、ＴＲＩ
Ｇ．回路４がトリガＦＥＴ３をターンオンするためにＳ
とＴＲＩＧ．回路４との間に必要な電圧を高めるために
利用し得る定電圧降下を生起することにある。ダイオー
ド接続ＦＥＴの列が、定電圧降下を示す２端子回路網を
構成する方法の一つであるに過ぎないことが理解されよ
う。
に結合された上部インバータ５と、ソースが当該のアー
ス基準電圧に結合された下部インバータ６とを備えてあ
る。ダイオード接続ＦＥＴ（８，９，１０）の直列列７
は、上部インバータＦＥＴ５のドレインと、下部インバ
ータＦＥＴ６のドレインとの間に結合されている。ダイ
オード接続ＦＥＴの直列列７を備えた目的は、ＴＲＩ
Ｇ．回路４がトリガＦＥＴ３をターンオンするためにＳ
とＴＲＩＧ．回路４との間に必要な電圧を高めるために
利用し得る定電圧降下を生起することにある。ダイオー
ド接続ＦＥＴの列が、定電圧降下を示す２端子回路網を
構成する方法の一つであるに過ぎないことが理解されよ
う。
【０００９】当該ＥＳＤ事象はパッド１がアースに対し
て正である場合に生ずる。（その他の可能性については
第振れ号出願を参照されたい。）主として関心があるの
は、ＶＤＤはオフであるが、双方のチップとも介在バス
（図示せず）によって接続されているために、恐らくは
別のチップ内のＩ／Ｏ回路によってパッド１が駆動され
る場合である。ＶＤＤがオフの場合は上部インバータＦ
ＥＴ５はオンであり、下部ＦＥＴ６はオフである。この
ことによって、パッド１に印加された電圧の正の振れが
トリガＦＥＴ３のゲートに結合され得る。ダイオード接
続ＦＥＴの直列列７の代わりに短絡回路（従来技術）を
使用した場合は、パッド１での上記のような正の電圧振
れはトリガ３のゲートでほぼ完全に感受されよう。この
ことが、ＶＤＤよりも低い正の振れがＳＣＲ２をトリガ
し得る理由である。ダイオード接続ＦＥＴの直列列７で
の電圧降下はノードＳでの電圧降下から差し引かれ、そ
の結果、トリガＦＥＴ３をターンオンするために必要な
ノードＳでの電圧レベルが高くなる。
て正である場合に生ずる。（その他の可能性については
第振れ号出願を参照されたい。）主として関心があるの
は、ＶＤＤはオフであるが、双方のチップとも介在バス
（図示せず）によって接続されているために、恐らくは
別のチップ内のＩ／Ｏ回路によってパッド１が駆動され
る場合である。ＶＤＤがオフの場合は上部インバータＦ
ＥＴ５はオンであり、下部ＦＥＴ６はオフである。この
ことによって、パッド１に印加された電圧の正の振れが
トリガＦＥＴ３のゲートに結合され得る。ダイオード接
続ＦＥＴの直列列７の代わりに短絡回路（従来技術）を
使用した場合は、パッド１での上記のような正の電圧振
れはトリガ３のゲートでほぼ完全に感受されよう。この
ことが、ＶＤＤよりも低い正の振れがＳＣＲ２をトリガ
し得る理由である。ダイオード接続ＦＥＴの直列列７で
の電圧降下はノードＳでの電圧降下から差し引かれ、そ
の結果、トリガＦＥＴ３をターンオンするために必要な
ノードＳでの電圧レベルが高くなる。
【００１０】ＶＤＤが３．３ＶであるＮＭＯＳの製造工
程では、列７での定電圧降下を２ないし２．５ボルトに
できれば望ましいであろう。ダイオード接続ＦＥＴの端
子間電圧が8/10ボルトであるとすれば、２．４Ｖ降下さ
せるために直列の３個のＦＥＴを使用することを意味し
よう。このことは製造工程によっては実際に達成できる
であろうが、これを採用した特定の実際の工程の一つで
は、各ダイオード接続ＦＥＴでの降下はそれぞれ2/10ボ
ルトに過ぎないことが判明した。このような差が生じる
理由は、準しきい値（sub-threshold)漏れ電流であるも
のと考えられる。このことは、３．３ＶのＶＤＤの場
合、直列列７内に約１０個ないし１２個のダイオード接
続ＦＥＴを使用することを示唆している。しかしなが
ら、このような多数のダイオード接続ＦＥＴを使用する
と、連結されたＳＣＲのターンオン時間に悪影響を及ぼ
し、ひいては生産性が下がるであろう。
程では、列７での定電圧降下を２ないし２．５ボルトに
できれば望ましいであろう。ダイオード接続ＦＥＴの端
子間電圧が8/10ボルトであるとすれば、２．４Ｖ降下さ
せるために直列の３個のＦＥＴを使用することを意味し
よう。このことは製造工程によっては実際に達成できる
であろうが、これを採用した特定の実際の工程の一つで
は、各ダイオード接続ＦＥＴでの降下はそれぞれ2/10ボ
ルトに過ぎないことが判明した。このような差が生じる
理由は、準しきい値（sub-threshold)漏れ電流であるも
のと考えられる。このことは、３．３ＶのＶＤＤの場
合、直列列７内に約１０個ないし１２個のダイオード接
続ＦＥＴを使用することを示唆している。しかしなが
ら、このような多数のダイオード接続ＦＥＴを使用する
と、連結されたＳＣＲのターンオン時間に悪影響を及ぼ
し、ひいては生産性が下がるであろう。
【００１１】図４は、トリガＦＥＴ３をターンオンする
ためにパッド１における正の振れ電圧を上昇させる必要
がある別の構成１１を示している。この構成では、ダイ
オード接続ＦＥＴの直列列７（または別の２端子定電流
回路網）がなく、フィードバックＦＥＴ１３が非導通の
下部インバータＦＥＴ６で電流を分流するように接続さ
れている。フィードバックＦＥＴ１３のサイズは上部イ
ンバータＦＥＴ５の1/10ないし1/5 であることが好まし
い。この回路構成１１は次のように動作する。ＥＳＤ事
象が始まるとトリガＦＥＴ３はオフになる。パッド１に
おける上昇する正電圧はＳＣＲ２内の抵抗性経路を経て
トリガＦＥＴ３で感受される。このようにして、フィー
ドバックＦＥＴ１３のゲートはこの正電圧を受け、ター
ンオンしがちである。しかし、フィードバックＦＥＴ１
３は上部インバータＦＥＴ５と比較してサイズが小さ
く、大量の電流を流すことができない。ＦＥＴ１３は結
局は飽和状態になり、そこでの電圧は上昇し始めて、ト
リガＦＥＴ３がターンオンし得るようにする。トリガＦ
ＥＴ３がターンオンすればするほどフィードバックＦＥ
Ｔ１３が流す電流は少なくなり、従ってトリガＦＥＴ３
（ひいてはＳＣＲ２）がターンオンすることを促進す
る。この動作はラッチと同様である。すなわち、ＦＥＴ
３とＦＥＴ１３との間の構成はメモリ・セルの構成と類
似している。ラッチが状態を変更するポイントは、バス
上の信号の最大予想値と合わせて、ＦＥＴ３，５および
１３のサイズによって決まる。この技術は有効である
が、製造中に飽和電流の値（曲線のひざ位置）を精密に
制御することは困難であろう。というのは、これを設定
するための幾つかのパラメータと、その結果生ずる任意
の特定の値でのしきい電圧を制御しなければならないか
らである。
ためにパッド１における正の振れ電圧を上昇させる必要
がある別の構成１１を示している。この構成では、ダイ
オード接続ＦＥＴの直列列７（または別の２端子定電流
回路網）がなく、フィードバックＦＥＴ１３が非導通の
下部インバータＦＥＴ６で電流を分流するように接続さ
れている。フィードバックＦＥＴ１３のサイズは上部イ
ンバータＦＥＴ５の1/10ないし1/5 であることが好まし
い。この回路構成１１は次のように動作する。ＥＳＤ事
象が始まるとトリガＦＥＴ３はオフになる。パッド１に
おける上昇する正電圧はＳＣＲ２内の抵抗性経路を経て
トリガＦＥＴ３で感受される。このようにして、フィー
ドバックＦＥＴ１３のゲートはこの正電圧を受け、ター
ンオンしがちである。しかし、フィードバックＦＥＴ１
３は上部インバータＦＥＴ５と比較してサイズが小さ
く、大量の電流を流すことができない。ＦＥＴ１３は結
局は飽和状態になり、そこでの電圧は上昇し始めて、ト
リガＦＥＴ３がターンオンし得るようにする。トリガＦ
ＥＴ３がターンオンすればするほどフィードバックＦＥ
Ｔ１３が流す電流は少なくなり、従ってトリガＦＥＴ３
（ひいてはＳＣＲ２）がターンオンすることを促進す
る。この動作はラッチと同様である。すなわち、ＦＥＴ
３とＦＥＴ１３との間の構成はメモリ・セルの構成と類
似している。ラッチが状態を変更するポイントは、バス
上の信号の最大予想値と合わせて、ＦＥＴ３，５および
１３のサイズによって決まる。この技術は有効である
が、製造中に飽和電流の値（曲線のひざ位置）を精密に
制御することは困難であろう。というのは、これを設定
するための幾つかのパラメータと、その結果生ずる任意
の特定の値でのしきい電圧を制御しなければならないか
らである。
【００１２】ハイブリッド構成２０を図５に示してあ
る。この構成２０では、パッド１はダイオード接続ＦＥ
Ｔ１６，１７，および１８の直列列１５と、フィードバ
ックＦＥＴ１３の双方を含むＴＲＩＧ．回路１４に接続
されている。この構成２０は、列１５内により多くのダ
イオード接続ＦＥＴを備える必要がなく、また、フィー
ドバックＦＥＴ１３のためのしきい値を正確に定める必
要がなるなるので極めて有効に動作する。その理由を理
解するには、導通状態のフィードバックＦＥＴ１３によ
って分流された電流が、パッドでの正のＥＳＤ事象の電
圧上昇とともに変化する態様を考えてみるとよい。上昇
の初期の間は、準しきい値漏れ電流だけしかダイオード
接続ＦＥＴの直列列１５を流れない。準しきい値漏れ電
流は階段状波形を形成することがあるものの、フィード
バックＦＥＴ１３を飽和させ、トリガＦＥＴ３とフィー
ドバックＦＥＴ１３とからなるラッチを外すのに充分な
電流になることは決してない。しかし、全てのダイオー
ド接続ＦＥＴが一旦オン状態になると、フィードバック
ＦＥＴ１３を流れる電流は急激にある最小値（フロア
値）まで増加し、その後、ＥＳＤ事象の電圧に比例して
増加し続ける。フィードバックＦＥＴ１３のひざ位置を
分流電流のフロア値の近くに設定することが着想であ
る。実際にはどちらの側でもよく、回路構成２０は充分
良好に動作する。
る。この構成２０では、パッド１はダイオード接続ＦＥ
Ｔ１６，１７，および１８の直列列１５と、フィードバ
ックＦＥＴ１３の双方を含むＴＲＩＧ．回路１４に接続
されている。この構成２０は、列１５内により多くのダ
イオード接続ＦＥＴを備える必要がなく、また、フィー
ドバックＦＥＴ１３のためのしきい値を正確に定める必
要がなるなるので極めて有効に動作する。その理由を理
解するには、導通状態のフィードバックＦＥＴ１３によ
って分流された電流が、パッドでの正のＥＳＤ事象の電
圧上昇とともに変化する態様を考えてみるとよい。上昇
の初期の間は、準しきい値漏れ電流だけしかダイオード
接続ＦＥＴの直列列１５を流れない。準しきい値漏れ電
流は階段状波形を形成することがあるものの、フィード
バックＦＥＴ１３を飽和させ、トリガＦＥＴ３とフィー
ドバックＦＥＴ１３とからなるラッチを外すのに充分な
電流になることは決してない。しかし、全てのダイオー
ド接続ＦＥＴが一旦オン状態になると、フィードバック
ＦＥＴ１３を流れる電流は急激にある最小値（フロア
値）まで増加し、その後、ＥＳＤ事象の電圧に比例して
増加し続ける。フィードバックＦＥＴ１３のひざ位置を
分流電流のフロア値の近くに設定することが着想であ
る。実際にはどちらの側でもよく、回路構成２０は充分
良好に動作する。
【００１３】例えばＶＤＤが３．３Ｖであり、直列列１
５での電圧降下が２．４Ｖに近い場合は（直列列１５内
に多数のＦＥＴを備えるか、または、工程の変数を調整
することにより、各ダイオード接続ＦＥＴでの降下が8/
10ボルトに近くなるようにするか、またはその双方によ
る)、フィードバックＦＥＴ１３を流れる分流電流のフ
ロア値が少なくとも飽和レベルと同じ電圧レベルになる
ように構成し得る。すなわち、全てのダイオード接続Ｆ
ＥＴがターンオンした直後に、ＦＥＴ１３および３のラ
ッチは切り換わる。これに対して、ダイオード接続ＦＥ
Ｔでの結合電圧降下が低い場合、すなわち、6/10ボルト
である場合、分流電流をフロア値を超えて更に増加させ
る必要がある。しかし、その場合でも、ダイオード接続
ＦＥＴの列１５での電圧降下によって何らかの余裕が与
えられることが保証されているので、フィードバック−
トリガＦＥＴラッチ（１３，３）のしきい値をより余裕
を以て制御することができる。
５での電圧降下が２．４Ｖに近い場合は（直列列１５内
に多数のＦＥＴを備えるか、または、工程の変数を調整
することにより、各ダイオード接続ＦＥＴでの降下が8/
10ボルトに近くなるようにするか、またはその双方によ
る)、フィードバックＦＥＴ１３を流れる分流電流のフ
ロア値が少なくとも飽和レベルと同じ電圧レベルになる
ように構成し得る。すなわち、全てのダイオード接続Ｆ
ＥＴがターンオンした直後に、ＦＥＴ１３および３のラ
ッチは切り換わる。これに対して、ダイオード接続ＦＥ
Ｔでの結合電圧降下が低い場合、すなわち、6/10ボルト
である場合、分流電流をフロア値を超えて更に増加させ
る必要がある。しかし、その場合でも、ダイオード接続
ＦＥＴの列１５での電圧降下によって何らかの余裕が与
えられることが保証されているので、フィードバック−
トリガＦＥＴラッチ（１３，３）のしきい値をより余裕
を以て制御することができる。
【００１４】図３，４および５の回路構成１９，１１お
よび２０の動作はＶＤＤがオンである場合は、依然とし
て上記の説明が該当するものの、それぞれやや異なって
いる。主要な相違点は、上部インバータＦＥＴ５がオフ
になることと、下部インバータＦＥＴ６がオンになるこ
とである。パッドの正のＥＳＤ事象によって結局はＴＲ
ＩＧ．回路のＳノード電圧は上部インバータＦＥＴ５の
ゲート以上に上昇して、これをターンオンさせる。その
ことによって次に、結局はダイオード接続ＦＥＴの直列
列での電圧降下よりも多い量だけ上部インバータＦＥＴ
の電圧を上昇させる。この時点で、上部インバータＦＥ
Ｔ５と、ダイオード接続ＦＥＴの直列列から得られる電
流の間に、ターンオンされた下部インバータＦＥＴ６に
よってどの程度の電圧降下が得られるかに関して駆動競
争(drive fight) が生じる。下部インバータＦＥＴ６の
サイズがそれほど大きくはない設計の場合は、これは競
争力を喪失し、飽和し、その結果の電圧上昇によってト
リガＦＥＴ３はターンオンされる。駆動競争の間は、ノ
ードＴの電圧はＦＥＴ５および６のオン抵抗の比率に従
って上昇する。上昇した電圧は設計上のサイズが大きい
トリガＦＥＴ１３のゲートに直接結合されるので、ＦＥ
Ｔ１３をターンオンさせ、ひいてはＳＣＲ２をトリガす
るために必要なゲート電圧はあまり大きくない。
よび２０の動作はＶＤＤがオンである場合は、依然とし
て上記の説明が該当するものの、それぞれやや異なって
いる。主要な相違点は、上部インバータＦＥＴ５がオフ
になることと、下部インバータＦＥＴ６がオンになるこ
とである。パッドの正のＥＳＤ事象によって結局はＴＲ
ＩＧ．回路のＳノード電圧は上部インバータＦＥＴ５の
ゲート以上に上昇して、これをターンオンさせる。その
ことによって次に、結局はダイオード接続ＦＥＴの直列
列での電圧降下よりも多い量だけ上部インバータＦＥＴ
の電圧を上昇させる。この時点で、上部インバータＦＥ
Ｔ５と、ダイオード接続ＦＥＴの直列列から得られる電
流の間に、ターンオンされた下部インバータＦＥＴ６に
よってどの程度の電圧降下が得られるかに関して駆動競
争(drive fight) が生じる。下部インバータＦＥＴ６の
サイズがそれほど大きくはない設計の場合は、これは競
争力を喪失し、飽和し、その結果の電圧上昇によってト
リガＦＥＴ３はターンオンされる。駆動競争の間は、ノ
ードＴの電圧はＦＥＴ５および６のオン抵抗の比率に従
って上昇する。上昇した電圧は設計上のサイズが大きい
トリガＦＥＴ１３のゲートに直接結合されるので、ＦＥ
Ｔ１３をターンオンさせ、ひいてはＳＣＲ２をトリガす
るために必要なゲート電圧はあまり大きくない。
【００１５】ＶＤＤがオンである場合は、ダイオード接
続ＦＥＴの直列列、またはフィードバックＦＥＴによっ
て、または双方を組合わせて得られた付加的なしきい値
電圧はＶＤＤ以上に不要に上昇することに留意された
い。これは“悪い方向への変化”であるが、ＶＤＤがオ
フの場合は、これはホット・プラグ耐性を保証するには
適正な代償であることが判明している。何故ならば、Ｖ
ＤＤがオンの場合はＩＣがより大型の回路に実装されて
おり、従っていずれにせよＥＳＤによる損傷を極めて受
け難いからである。
続ＦＥＴの直列列、またはフィードバックＦＥＴによっ
て、または双方を組合わせて得られた付加的なしきい値
電圧はＶＤＤ以上に不要に上昇することに留意された
い。これは“悪い方向への変化”であるが、ＶＤＤがオ
フの場合は、これはホット・プラグ耐性を保証するには
適正な代償であることが判明している。何故ならば、Ｖ
ＤＤがオンの場合はＩＣがより大型の回路に実装されて
おり、従っていずれにせよＥＳＤによる損傷を極めて受
け難いからである。
【００１６】直列列のダイオード接続ＦＥＴの数を変更
すること、およびＦＥＴ３，５，および１３のサイズを
調整することの双方または一方によって、ＳＣＲ２を励
起するためのトリガ・ポイントを、適正なＥＳＤ保護お
よびホット・プラグ耐性の双方が達成される値に調整で
きることが更に明らかであろう。
すること、およびＦＥＴ３，５，および１３のサイズを
調整することの双方または一方によって、ＳＣＲ２を励
起するためのトリガ・ポイントを、適正なＥＳＤ保護お
よびホット・プラグ耐性の双方が達成される値に調整で
きることが更に明らかであろう。
【００１７】これまで本発明をＮＭＯＳの製造工程の文
脈で、また、３．３Ｖという比較的低いＶＤＤについて
開示し、説明してきたが、本発明をＰＭＯＳ工程、およ
び大幅に異なるＶＤＤの値でも実施し得ることは勿論明
らかであろう。
脈で、また、３．３Ｖという比較的低いＶＤＤについて
開示し、説明してきたが、本発明をＰＭＯＳ工程、およ
び大幅に異なるＶＤＤの値でも実施し得ることは勿論明
らかであろう。
【００１８】以上、本発明の実施例について詳述した
が、以下、本発明の各実施例毎に列挙する。 [例１]複数個の電気端子を有する集積回路用のＥＳＤ保
護回路（１９）において、集積回路内を流れる電流用の
電源帰路としての役割を果たす基準電位点と、複数の端
子のうちの一つに結合された導電経路を経てＥＳＤを感
受する信号ノード（１）と、信号ノードと基準電位点と
の間に結合され、更にゲートを有するＳＣＲ（２）と、
ＳＣＲのゲートに結合されたドレインと、基準電位点に
結合されたソースと、更にゲートを有するトリガＦＥＴ
（３）と、信号ノードに結合されたソースと、ドレイン
と、更に電源に結合されたゲートを有する第１インバー
タＦＥＴ（５）と、基準電位点に結合されたソースと、
ドレインと、更に電源に結合されたゲートを有する第２
インバータＦＥＴ（６）と、定電圧降下を示し、かつ第
１インバータＦＥＴのドレインと、第２インバータＦＥ
Ｔのドレインとの間に結合された２端子回路網（７）
と、を備えて成り、トリガＦＥＴのゲートが第２インバ
ータＦＥＴのドレインに結合されたことを特徴とするＥ
ＳＤ保護回路。 [例２]２端子回路網が少なくとも一つのダイオード接続
ＦＥＴの直列列（８，９，１０）を備えたことを特徴と
する例１に記載のＥＳＤ保護回路。 [例３]２端子回路網がツェナーダイオードを備えたこと
を特徴とする例１に記載のＥＳＤ保護回路。 [例４]複数個の電気端子を有する集積回路用のＥＳＤ保
護回路（１１）において、集積回路内を流れる電流用の
電源帰路としての役割を果たす基準電位点と、複数の端
子のうちの一つに結合された導電経路を経てＥＳＤを感
受する信号ノード（１）と、信号ノードと基準電位点と
の間に結合され、更にゲートを有するＳＣＲ（２）と、
ＳＣＲのゲートに結合されたドレインと、基準電位点に
結合されたソースと、更にゲートを有するトリガＦＥＴ
（３）と、信号ノードに結合されたソースと、ドレイン
と、更に電源に結合されたゲートを有する第１インバー
タＦＥＴ（５）と、基準電位点に結合されたソースと、
第２インバータＦＥＴのドレインに結合されたドレイン
と、更に電源に結合されたゲートを有する第２インバー
タＦＥＴ（６）と、第２インバータＦＥＴのドレインに
結合されたドレインと、基準電位点に結合されたソース
と、トリガＦＥＴのドレインに結合されたゲートとを有
するフィードバックＦＥＴ（１３）と、を備えて成り、
トリガＦＥＴのゲートが第２インバータＦＥＴのドレイ
ンに結合されたことを特徴とするＥＳＤ保護回路。 [例７]複数個の電気端子を有する集積回路用のＥＳＤ保
護回路（２０）において、集積回路内を流れる電流用の
電源帰路としての役割を果たす基準電位点と、複数の端
子のうちの一つに結合された導電経路を経てＥＳＤを感
受する信号ノード（１）と、信号ノードと基準電位点と
の間に結合され、更にゲートを有するＳＣＲ（２）と、
ＳＣＲのゲートに結合されたドレインと、基準電位点に
結合されたソースと、更にゲートを有するトリガＦＥＴ
（３）と、信号ノードに結合されたソースと、ドレイン
と、更に電源に結合されたゲートを有する第１インバー
タＦＥＴ（５）と、基準電位点に結合されたソースと、
ドレインと、更に電源に結合されたゲートを有する第２
インバータＦＥＴ（６）と、定電圧降下を示し、かつ第
１インバータＦＥＴのドレインと、第２インバータＦＥ
Ｔのドレインとの間に結合された２端子回路網（１５）
と、第２インバータＦＥＴのドレインに結合されたドレ
インと、基準電位点に結合されたソースと、トリガＦＥ
Ｔのドレインに結合されたゲートとを有するフィードバ
ックＦＥＴ（１３）と、を備えて成り、トリガＦＥＴの
ゲートが第２インバータＦＥＴのドレインに結合された
ことを特徴とするＥＳＤ保護回路。 [例８]２端子回路網が少なくとも一つのダイオード接続
ＦＥＴの直列列（１６，１７，１８）を備えたことを特
徴とする例７に記載のＥＳＤ保護回路。 [例９]２端子回路網がツェナーダイオードを備えたこと
を特徴とする例７に記載のＥＳＤ保護回路。
が、以下、本発明の各実施例毎に列挙する。 [例１]複数個の電気端子を有する集積回路用のＥＳＤ保
護回路（１９）において、集積回路内を流れる電流用の
電源帰路としての役割を果たす基準電位点と、複数の端
子のうちの一つに結合された導電経路を経てＥＳＤを感
受する信号ノード（１）と、信号ノードと基準電位点と
の間に結合され、更にゲートを有するＳＣＲ（２）と、
ＳＣＲのゲートに結合されたドレインと、基準電位点に
結合されたソースと、更にゲートを有するトリガＦＥＴ
（３）と、信号ノードに結合されたソースと、ドレイン
と、更に電源に結合されたゲートを有する第１インバー
タＦＥＴ（５）と、基準電位点に結合されたソースと、
ドレインと、更に電源に結合されたゲートを有する第２
インバータＦＥＴ（６）と、定電圧降下を示し、かつ第
１インバータＦＥＴのドレインと、第２インバータＦＥ
Ｔのドレインとの間に結合された２端子回路網（７）
と、を備えて成り、トリガＦＥＴのゲートが第２インバ
ータＦＥＴのドレインに結合されたことを特徴とするＥ
ＳＤ保護回路。 [例２]２端子回路網が少なくとも一つのダイオード接続
ＦＥＴの直列列（８，９，１０）を備えたことを特徴と
する例１に記載のＥＳＤ保護回路。 [例３]２端子回路網がツェナーダイオードを備えたこと
を特徴とする例１に記載のＥＳＤ保護回路。 [例４]複数個の電気端子を有する集積回路用のＥＳＤ保
護回路（１１）において、集積回路内を流れる電流用の
電源帰路としての役割を果たす基準電位点と、複数の端
子のうちの一つに結合された導電経路を経てＥＳＤを感
受する信号ノード（１）と、信号ノードと基準電位点と
の間に結合され、更にゲートを有するＳＣＲ（２）と、
ＳＣＲのゲートに結合されたドレインと、基準電位点に
結合されたソースと、更にゲートを有するトリガＦＥＴ
（３）と、信号ノードに結合されたソースと、ドレイン
と、更に電源に結合されたゲートを有する第１インバー
タＦＥＴ（５）と、基準電位点に結合されたソースと、
第２インバータＦＥＴのドレインに結合されたドレイン
と、更に電源に結合されたゲートを有する第２インバー
タＦＥＴ（６）と、第２インバータＦＥＴのドレインに
結合されたドレインと、基準電位点に結合されたソース
と、トリガＦＥＴのドレインに結合されたゲートとを有
するフィードバックＦＥＴ（１３）と、を備えて成り、
トリガＦＥＴのゲートが第２インバータＦＥＴのドレイ
ンに結合されたことを特徴とするＥＳＤ保護回路。 [例７]複数個の電気端子を有する集積回路用のＥＳＤ保
護回路（２０）において、集積回路内を流れる電流用の
電源帰路としての役割を果たす基準電位点と、複数の端
子のうちの一つに結合された導電経路を経てＥＳＤを感
受する信号ノード（１）と、信号ノードと基準電位点と
の間に結合され、更にゲートを有するＳＣＲ（２）と、
ＳＣＲのゲートに結合されたドレインと、基準電位点に
結合されたソースと、更にゲートを有するトリガＦＥＴ
（３）と、信号ノードに結合されたソースと、ドレイン
と、更に電源に結合されたゲートを有する第１インバー
タＦＥＴ（５）と、基準電位点に結合されたソースと、
ドレインと、更に電源に結合されたゲートを有する第２
インバータＦＥＴ（６）と、定電圧降下を示し、かつ第
１インバータＦＥＴのドレインと、第２インバータＦＥ
Ｔのドレインとの間に結合された２端子回路網（１５）
と、第２インバータＦＥＴのドレインに結合されたドレ
インと、基準電位点に結合されたソースと、トリガＦＥ
Ｔのドレインに結合されたゲートとを有するフィードバ
ックＦＥＴ（１３）と、を備えて成り、トリガＦＥＴの
ゲートが第２インバータＦＥＴのドレインに結合された
ことを特徴とするＥＳＤ保護回路。 [例８]２端子回路網が少なくとも一つのダイオード接続
ＦＥＴの直列列（１６，１７，１８）を備えたことを特
徴とする例７に記載のＥＳＤ保護回路。 [例９]２端子回路網がツェナーダイオードを備えたこと
を特徴とする例７に記載のＥＳＤ保護回路。
【００１９】
【発明の効果】以上説明したように、本発明を用いるこ
とにより、ＶＤＤが供給されていない場合に、ＥＳＤ保
護のためのトリガのしきい値を大きくすることができ
る。
とにより、ＶＤＤが供給されていない場合に、ＥＳＤ保
護のためのトリガのしきい値を大きくすることができ
る。
【図１】ＥＳＤからＩＣを保護するための保護ＳＣＲ用
トリガ回路の代表的な配置を示したＩＣの簡略な部分概
略図である。
トリガ回路の代表的な配置を示したＩＣの簡略な部分概
略図である。
【図２】図１の概略図のＴＲＩＧ．部とＳＣＲ部の簡略
拡大図である。
拡大図である。
【図３】図１および図２のＴＲＩＧ．部として使用でき
る第１回路の簡略な構成図である。
る第１回路の簡略な構成図である。
【図４】図１および図２のＴＲＩＧ．部として使用でき
る第２回路の簡略な構成図である。
る第２回路の簡略な構成図である。
【図５】図１および図２のＴＲＩＧ．部として使用でき
る図３および図４に示した技術を組合わせた第３回路の
簡略な構成図である。
る図３および図４に示した技術を組合わせた第３回路の
簡略な構成図である。
１：パッド ２：ＳＣＲ ３：トリガＦＥＴ ４：ＴＲＩＧ．回路 ５：上部インバータＦＥＴ ６：下部インバータＦＥＴ ８、９、１０：ダイオード接続ＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/567 // Ｈ０５Ｆ 3/02 Ｌ 9470−5Ｇ
Claims (1)
- 【請求項１】複数の電気端子を有する集積回路用の静電
放電対策用保護回路であって、 集積回路内を流れる電流の電源帰路として機能する基準
電位点と、 前記複数の端子のうちの一つに結合された導電経路を介
して静電放電を感受する信号ノードと、 ゲートを有し、前記信号ノードと前記基準電位点との間
に結合されたＳＣＲと、 ゲートと、前記ＳＣＲのゲートに結合されたドレイン
と、前記基準電位点に結合されたソースとを有するトリ
ガＦＥＴと、 ドレインと、前記信号ノードに結合されたソースと、電
源に結合されたゲートとを有する第１のインバータＦＥ
Ｔと、 ドレインと、前記基準電位点に結合されたソースと、前
記電源に結合されたゲートとを有する第２のインバータ
ＦＥＴと、 前記第１のインバータＦＥＴのドレインと、前記第２の
インバータＦＥＴのドレインとの間に結合され、定電圧
降下を示す２端子回路網と、 を備えて成り、前記トリガＦＥＴのゲートが前記第２の
インバータＦＥＴのドレインに結合されていることを特
徴とする静電放電対策用保護回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US290627 | 1994-08-15 | ||
| US08/290,627 US5550699A (en) | 1994-08-15 | 1994-08-15 | Hot plug tolerant ESD protection for an IC |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0897376A true JPH0897376A (ja) | 1996-04-12 |
| JP3691554B2 JP3691554B2 (ja) | 2005-09-07 |
Family
ID=23116873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22463695A Expired - Fee Related JP3691554B2 (ja) | 1994-08-15 | 1995-08-09 | 静電放電対策用保護回路 |
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| Country | Link |
|---|---|
| US (1) | US5550699A (ja) |
| JP (1) | JP3691554B2 (ja) |
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| KR100532384B1 (ko) * | 1998-06-24 | 2006-01-27 | 삼성전자주식회사 | 반도체 장치용 esd 보호회로 |
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| SE512555C2 (sv) * | 1997-09-29 | 2000-04-03 | Ericsson Telefon Ab L M | Diodanordning med liten eller försumbar tröskelspänning och användning av sådan diodanordning i en frekvensblandare eller i en signaldetektor |
| US6034553A (en) * | 1998-01-09 | 2000-03-07 | Pericom Semiconductor Corp. | Bus switch having both p- and n-channel transistors for constant impedance using isolation circuit for live-insertion when powered down |
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| US7813092B2 (en) * | 2005-09-19 | 2010-10-12 | The Regents Of The University Of California | ESD unit protection cell for distributed amplifiers |
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| US9287254B2 (en) * | 2014-01-30 | 2016-03-15 | Stmicroelectronics S.A. | Electronic device and protection circuit |
| US9583481B2 (en) * | 2014-09-30 | 2017-02-28 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor device comprising plurality of conductive portions disposed within wells and a nanowire coupled to conductive portion |
| TWI661530B (zh) * | 2018-02-13 | 2019-06-01 | 力晶積成電子製造股份有限公司 | 靜電放電保護元件 |
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-
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-
1995
- 1995-08-09 JP JP22463695A patent/JP3691554B2/ja not_active Expired - Fee Related
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| CN100359685C (zh) * | 2003-08-04 | 2008-01-02 | 株式会社东芝 | 具有控制电路的esd保护电路 |
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