JPH0231502B2 - - Google Patents

Info

Publication number
JPH0231502B2
JPH0231502B2 JP59054911A JP5491184A JPH0231502B2 JP H0231502 B2 JPH0231502 B2 JP H0231502B2 JP 59054911 A JP59054911 A JP 59054911A JP 5491184 A JP5491184 A JP 5491184A JP H0231502 B2 JPH0231502 B2 JP H0231502B2
Authority
JP
Japan
Prior art keywords
layer
substrate
pin
palladium
gold
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP59054911A
Other languages
English (en)
Other versions
JPS60198762A (ja
Inventor
Juzo Shimada
Kazuaki Uchiumi
Hideo Takamizawa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP5491184A priority Critical patent/JPS60198762A/ja
Publication of JPS60198762A publication Critical patent/JPS60198762A/ja
Publication of JPH0231502B2 publication Critical patent/JPH0231502B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/09—Use of materials for the conductive, e.g. metallic pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • H05K3/061—Etching masks
    • H05K3/064—Photoresists

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はパツケージ基板におけるピン取り付け
構造および取り付け方法に係り、更に具体的にい
えば多層セラミツク基板の接続ピン取り付け構造
および該ピンを基板に結合させるための接合手段
に係る。
（従来技術） 最近のコンピユータシステムの高密度小型化、
高速化および高パフオーマンス化に対して実装レ
ベルにおけるパツケージ基板への要求はきびしい
ものになつてきている。具体的にはパツケージ基
板において配線密度を高め信号線幅を微細化した
り、信号線導体の抵抗値を下げること、絶縁材料
の誘電率を下げること、等が要求されており、こ
れに応えるようなパツケージ基板技術が開発され
てきた。例えばアルミナグリーンシートを用いた
多層セラミツク基板、ガラスセラミツクスグリー
ンシートを用い900℃程度で焼結でき、Auおよび
Ag−Pd導体が使える多層セラミツク基板、また
セラミツク基板上へスパツタ、蒸着等の薄膜技術
を用いたパツケージ基板、更には有機絶縁材料
（ポリイミド等）を用い薄膜導体と組み合せたパ
ツケージ基板等々がある。このように高密度化、
微細化された実装基板上へは超LSIチツプが多数
実装されることになり、したがつて、基板外部と
電気的に接続するためのＩ／Ｏ端子数は極めて多
くなつてくる。そのためＩ／Ｏ端子を多層基板裏
面にピンで形成する技術が開発されている。
この多層セラミツク基板に接続ピンを取り付け
る従来技術としては、例えばアルミナ多層基板に
おいて銀ろうを用いてコバール又は４・２アロイ
等の材質の接続ピンを取り付けていた。第１図
は、従来方法を説明するための断面図であり、ア
ルミナグリーンシートに形成したモリブデン又は
タングステン等の導体パツドおよびスルーホール
中の導体を1500℃以上の温度で環元雰囲気中で焼
結したのちのセラミツク基板１およびモリブデン
又はタングステン等の導体２が示されている。こ
の導体パツド部分にメツキによりニツケル層３を
形成し、次に、コバール又は４・２アロイの接続
ピン５を銀ろう４により取り付けている。銀ろう
の組成は、一般にはAg60mol％−Cu40mol％の
共晶合金が使われており融点は779℃であり、ろ
う付処理温度は810℃程度であり、モリブデン等
の導体の酸化を防ぐために水素還元雰囲気中で行
なわれる。次に基板に取り付けられた接続ピンお
よび導体が劣化しないように金メツキ処理され
る。第２図には、金層６が形成された接続ピン付
き基板の断面図を示す。本方法はろう付け処理温
度が高く、基板上に形成した微細薄膜パターン等
は、この温度に加熱することは難かしく、一方あ
らかじめピンを基板に取り付けたのち信号線等の
微細薄膜パターンを形成する場合においても、ピ
ン付き基板上へ各種パターンを形成する際の精度
が低くなり作業性が悪くなる。また有機絶縁フイ
ルム（ポリイミド等）を用いて多層セラミツク基
板上へパターンを形成するパツケージ技術の場合
でも同様である。更にろう付け後接続ピンおよび
導体パツド部を金メツキする工程が含まれ作業性
が悪い。
次に処理温度を低げるためにろう材としてAu
−Sn又はAu−Si、Au−Sn−Pd、Au−Sn−Ag
等が検討された。具体的な一例を第３図および第
４図に示す。第３図においてはセラミツク基板１
１の表面にモリブデン層１２を付着させ、該モリ
ブデン層上にメツキ法等の手段によりニツケルの
被膜１３を形成する。次に該ニツケル被膜上に金
ペーストにより金の被膜１４を形成し熱処理によ
り金・ニツケル固溶体を形成している。続いて金
メツキ１７を施した接続ピン１６をAu−Snろう
材１５により結合している。この方法において
金・ニツケル固溶体を形成する際には約700℃の
温度で水素還元中で行なつている。また第４図に
おいてはセラミツク基板２１の表面にモリブデン
層２２を付着させ、該モリブデン層上にニツケル
被膜２３を形成し、該ニツケル被膜上へ障壁用の
金被膜２４を形成している。該金被膜上にはSn
ゲツタリング金属のソースとして働く第族の金
属層２５で被覆したのち、金メツキ２８を施した
接続ピン２７をAu−Snろう材２６により結合し
ている。これらの方法においてはいずれも中間層
として金属を形成しなければならずコスト的にも
不利である。また接続ピンを取り付けるパツド部
分には、あらかじめモリブデンパツドを形成して
おかなければならず工程的にもコスト的にも不利
であり、さらにろう付け等の熱処理に際してもモ
リブデンの酸化を防ぐために水素還元雰囲気で行
なわなければならなかつた。さらにモリブデンパ
ッドとセラミツク基板との密着性をもたせるため
にガラスフリツト等の添加物をモリブデンペース
ト中に含めねばならず、導体抵抗も高くなる問題
があつた。
（発明の目的） 本発明の目的は、このような従来の欠点を除去
せしめ、従来の銀ろう材を用いる方法よりも低温
（400℃以下）でしかも中性雰囲気で熱処理がで
き、また他の従来法で示したような障壁用の金被
膜を施さず、非常に単純な構造をもち、作業性お
よびコスト的に有利でしかも十分なピン接着強度
を有するピン付基板およびその製造方法を提供す
ることにある。
（発明の構成） すなわち本発明は基板上に直接形成されたクロ
ム金属層および該クロム金属層上に形成されたパ
ラジウム金属層と、該パラジウム金属層上にろう
材を介して金属製ピンが形成されたことを特徴と
するピン付基板および基板上にクロム金属の膜を
形成する工程と該クロム金属膜上にパラジウム金
属膜を形成する工程と、ドライフイルムをラミネ
ートし、露光、現像を行なう工程と前記パラジウ
ム金属層とクロム金属層をエツチングする工程
と、ろう材により接続ピンをパラジウム金属層上
にろう付けする工程を有することを特徴とするピ
ン付基板の製造方法である。
（実施例） 以下本発明を実施例に基づいて詳細に説明す
る。
第５図〜第１１図は本発明の製造方法を示す図
であり第１２図は実施例において作製した本発明
のピン付基板の模式図である。第５図に示すよう
に多層セラミツク基板３１のセラミツク表面上に
クロムの薄膜３２を被覆する。多層セラミツク基
板３１はアルミナグリーンシートを用い導体とし
てモリブデン又はタングステンを印刷し積層プレ
ス後1500℃以上水素還元雰囲気中で焼結したも
の、あるいはガラスセラミツクグリーンシートを
用い導体として金、銀−パラジウム、金−白金、
銀−白金、銀等を印刷し積層プレス後1000℃以下
酸化性雰囲気中で焼結した、いわゆる低温焼結セ
ラミツク基板等が使用できる。この実施例では後
者の銀−パラジウムを印刷した低温焼結セラミツ
ク基板を用いた。一方クロム薄膜はスパツタリン
グにより500Å〜2000Åの厚さに形成した。次に
第６図の周期律表第族の金属のなかでパラジウ
ム層３３を第５図に示したクロム薄膜上に形成す
る。パラジウム層はクロム薄膜形成と同様スパツ
タリングにより500〜2000Åの厚さに形成した。
スパツタリングは10-5torr以下にした後Arガスを
導入し10-2torr程度にして行なつた第６図で薄膜
形成したセラミツク基板にドライフイルム（デユ
ポン製。商品名リストン）３４を第７図のように
ラミネートしたのちピンパツドパターンのマスク
を重ね合せて紫外光により露光し現像してピンパ
ツドパターン以外を洗い流す。第８図には露光、
現像して残つたピンパツド部の重合レジスト層３
５を示す。次にパラジウム金属のエツチング工程
であり第９図に示すようにFeCl3系のエツチヤン
トによりパラジウム層をエツチングにより取り除
きパツド部分を残す。第１０図においてはクロム
層をエツチングにより取り除いた図を示すが、ク
ロムのエツチングに際してのエツチヤントは
AlCl3、HClを含んだ水溶液を用いた。第１１図
には、ドライフイルム層を除去したセラミツク基
板上にクロム層およびパラジウム層を形成した構
造体を示す。ドライフイルム層の除去は熱処理に
より燃焼させて行なつた。このようにして得られ
た金属パツド部を有するセラミツク基板をAu80
％Sn20％の重量比の合金ろう材３６を各ピン当
り１〜３mg程度取り付けた多数のコバール又は
４・２アロイの接続ピン３７上に置き、第族金
属であるパラジウム層上に結合させる。第１２図
には以上の方法により取り付けられたピン付基板
の模式図を示してあるが、接続ピン３７の表面に
はメツキ等により形成した金属がコートしてあ
る。ろう付けを行なう処理温度としてはAu80％
Sn20％の重量比の合金ろう材の融点が280℃で
あり300℃〜450℃の温度範囲で10〜30分間行なつ
た。パラジウム層はAu−Snろう材のSnのゲツタ
リングを引き起こし、AuのSnに対する見かけの
割合を多くすることになり、したがつて冷却後又
はろう材の凝縮後にろう付けした結合部分の融点
を上昇される効果がある。このことはピン取り付
け後の熱サイクルを加える工程を有する場合に対
し有効である。また接続ピンに施した金属におい
てもろう付け処理の際、金属がAu−Snろう材と
共に融けることになりAu−Snろう材中のAuの割
合が増加し融点を上昇させ同様の効果が得られ
る。ろう付けした接続ピンのセラミツク基板との
接着強度は4.0Kg／mm2以上を示し、実装基板の
Ｉ／Ｏピンとして十分な強度を示した。
（発明の効果） 以上の如く、本発明のピン付基板の構造および
製造方法を採用することにより、ろう付け処理を
400℃以下と低温で、中性雰囲気中で行なうこと
が出来、セラミツク基板表面にピンパツド用の厚
膜金属（モリブデン、タングステン、金、金−白
金等）層をあらかじめ形成する必要がなく、また
障壁用の金被膜も施さない単純な構造をもつた十
分な接着強度を有するピン付基板を得ることが出
来るようになつた。さらに本発明により作業性お
よびコスト的にも有利となり、ピン立て後の熱サ
イクルに強いピン付基板を得ることが出来るよう
になつた。
また金属膜形成方法はスパツタリングの他に蒸
着、メツキ、スクリーン印刷など適時使用でき
る。
【図面の簡単な説明】
第１図〜第４図は、従来のピン付セラミツク基
板の構造を示した図であり、第５図〜第１１図は
本発明の製造工程を示す図であり、第１２図は本
発明の製造方法により作製したピン付基板の模式
図である。 図において１，１１，２１，３１……セラミツ
ク基板、２，１２，２２……厚膜導体パツド層、
３，１３，２３……ニツケル層、４……銀ろう、
５，１６，２７，３７……接続ピン、６……金
層、１４……金被膜、１５，２６，３６……Au
−Snろう、１７，２８，３８……金メツキ層、
２４……金被膜、２５……パラジウム層、３２…
…クロム被膜、３３……パラジウム被膜、３４…
…ドライフイルム、３５……重合レジスト層。

Claims (1)

  1. 【特許請求の範囲】 １ 基板上に直接形成されたクロム金属と該クロ
    ム金属層上に形成されたパラジウム金属層と、パ
    ラジウム金属層上にろう材を介して金属製ピンが
    形成された構造をもつことを特徴とするピン付基
    板。 ２ 基板上にクロム金属の膜を形成する工程と、
    クロム金属膜上にパラジウム金属膜を形成する工
    程とドライフイルムをラミネートし、露光、現像
    をする工程と前記パラジウム金属層とクロム金属
    層をエツチングする工程と、ろう材により接続ピ
    ンをパラジウム金属層上にろう付けする工程を有
    することを特徴とするピン付基板の製造方法。
JP5491184A 1984-03-22 1984-03-22 ピン付基板およびその製造方法 Granted JPS60198762A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP5491184A JPS60198762A (ja) 1984-03-22 1984-03-22 ピン付基板およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5491184A JPS60198762A (ja) 1984-03-22 1984-03-22 ピン付基板およびその製造方法

Publications (2)

Publication Number Publication Date
JPS60198762A JPS60198762A (ja) 1985-10-08
JPH0231502B2 true JPH0231502B2 (ja) 1990-07-13

Family

ID=12983780

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5491184A Granted JPS60198762A (ja) 1984-03-22 1984-03-22 ピン付基板およびその製造方法

Country Status (1)

Country Link
JP (1) JPS60198762A (ja)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58119663A (ja) * 1981-12-31 1983-07-16 インタ−ナシヨナル　ビジネス　マシ−ンズ　コ−ポレ−シヨン 接続ピンの結合方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58119663A (ja) * 1981-12-31 1983-07-16 インタ−ナシヨナル　ビジネス　マシ−ンズ　コ−ポレ−シヨン 接続ピンの結合方法

Also Published As

Publication number Publication date
JPS60198762A (ja) 1985-10-08

Similar Documents

Publication Publication Date Title
US4385202A (en) Electronic circuit interconnection system
US4472762A (en) Electronic circuit interconnection system
US4546406A (en) Electronic circuit interconnection system
EP0997941B1 (en) Conductive paste and ceramic printed circuit substrate using the same
JPH08306816A (ja) 電極パッド
JP3086081B2 (ja) 配線基板とその製造方法
JPH0227818B2 (ja)
JPH0231502B2 (ja)
JP3210740B2 (ja) 多層回路基板および電子モジュ−ルならびに電子装置
JPH0227817B2 (ja)
JPH11163522A (ja) 多層配線基板およびその製造方法
JPH04144190A (ja) 配線基板およびその製造方法
JPS6196754A (ja) ピン付き基板
JPH0230185B2 (ja)
JP3723350B2 (ja) 配線基板およびその製造方法
JPS6181659A (ja) ピン付き基板
JPS6381839A (ja) ろう付け方法
JPH06152104A (ja) セラミック回路基板の製造方法
JPH0136998B2 (ja)
JPH0136999B2 (ja)
JPH08274218A (ja) セラミック回路基板
JPH06112356A (ja) バンプ付薄膜多層回路基板
JPH05206598A (ja) セラミック回路基板
JP3429743B2 (ja) 配線基板
JPS60170294A (ja) ピン付き多層配線基板の製造方法

Legal Events

Date Code Title Description
EXPY Cancellation because of completion of term